JPH0312480B2 - - Google Patents
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- Publication number
- JPH0312480B2 JPH0312480B2 JP10406685A JP10406685A JPH0312480B2 JP H0312480 B2 JPH0312480 B2 JP H0312480B2 JP 10406685 A JP10406685 A JP 10406685A JP 10406685 A JP10406685 A JP 10406685A JP H0312480 B2 JPH0312480 B2 JP H0312480B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- interlayer insulating
- integrated circuit
- insulating layer
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electronic Switches (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置に関し、特に絶縁基板上
に複数の電極を層間絶縁層を介して少なくとも二
層に配設してなる集積回路装置に関する。
に複数の電極を層間絶縁層を介して少なくとも二
層に配設してなる集積回路装置に関する。
上述のような集積回路装置は、例えば感熱記録
用サーマルヘツド等に広く使用されている。この
ような集積回路装置における二層電極間の層間絶
縁層にピンホールがあると、このピンホールによ
り短絡が生ずる。
用サーマルヘツド等に広く使用されている。この
ような集積回路装置における二層電極間の層間絶
縁層にピンホールがあると、このピンホールによ
り短絡が生ずる。
従来、回路板を一組ですますことにより構成を
簡単にし、印字直後に印字像を見られるように
し、かつ絶縁基板表面に印字カスがたまらないよ
うにするために、発熱要素を絶縁基板の端部に偏
らせて配列し、通電用のリードを発熱要素の列の
片側のみから引出すようにしたサーマルヘツドに
おいて、前記ピンホールによる短絡を防止するた
め、上層電極と下層電極の重なる面積を小さくす
るように、下層電極を最小導体幅とすることが知
られている（特開昭57−95484号公報）。このよう
に下層電極の面積を小さくすると、基板が絶縁物
であるためプラズマ反応コーテイング（以下、Ｐ
−CVDと表わす）やスパツターによる蒸着（以
下、単にスパツターと言う）で層間絶縁層を均一
に形成することが困難で、膜厚部分は剥れたりあ
るいは割れたり、また膜厚部分にピンホールが形
成し易い問題点がある。
簡単にし、印字直後に印字像を見られるように
し、かつ絶縁基板表面に印字カスがたまらないよ
うにするために、発熱要素を絶縁基板の端部に偏
らせて配列し、通電用のリードを発熱要素の列の
片側のみから引出すようにしたサーマルヘツドに
おいて、前記ピンホールによる短絡を防止するた
め、上層電極と下層電極の重なる面積を小さくす
るように、下層電極を最小導体幅とすることが知
られている（特開昭57−95484号公報）。このよう
に下層電極の面積を小さくすると、基板が絶縁物
であるためプラズマ反応コーテイング（以下、Ｐ
−CVDと表わす）やスパツターによる蒸着（以
下、単にスパツターと言う）で層間絶縁層を均一
に形成することが困難で、膜厚部分は剥れたりあ
るいは割れたり、また膜厚部分にピンホールが形
成し易い問題点がある。
本発明は、上述の問題点を解消するためになさ
れたものであり、Ｐ−CVDやスパツターで下層
電極上に窒化けい素や酸化けい素の層間絶縁層を
均一にピンホールなく形成することができ、した
がつて上層電極を層間絶縁層を介し下層電極と重
なるように設けて短絡の生ずることがなく、その
ために発熱要素を絶縁基板の端部に偏らせて配列
したサーマルヘツドの信頼性を高めることができ
る多層配線の集積回路装置の提供を目的とする。
れたものであり、Ｐ−CVDやスパツターで下層
電極上に窒化けい素や酸化けい素の層間絶縁層を
均一にピンホールなく形成することができ、した
がつて上層電極を層間絶縁層を介し下層電極と重
なるように設けて短絡の生ずることがなく、その
ために発熱要素を絶縁基板の端部に偏らせて配列
したサーマルヘツドの信頼性を高めることができ
る多層配線の集積回路装置の提供を目的とする。
本発明者は前記目的を達成すべく鋭意研究の結
果、下層電極の配線パターンを絶縁基板の上面の
70％以上を覆うものにして、層間絶縁層をＰ−
CVDやスパツターで形成した窒化けい素または
酸化けい素もしくはその混合からなる層にする
と、下層電極の配線パターンにより絶縁基板の導
電性が高められ、そのためにＰ−CVDやスパツ
ターによる窒化けい素や酸化けい素膜の形成速度
が早くなり、そして特に下層電極上に形成される
膜が均一性に優れてピンホールのないものになる
こと、したがつて上層電極を下層電極上の均一で
ピンホールのない層間絶縁層に設けるようにすれ
ば、上層電極の形成も容易で、かつ、短絡の生ず
れ惧れもないことを究明した。本発明は、この知
見に基いてなされたものである。
果、下層電極の配線パターンを絶縁基板の上面の
70％以上を覆うものにして、層間絶縁層をＰ−
CVDやスパツターで形成した窒化けい素または
酸化けい素もしくはその混合からなる層にする
と、下層電極の配線パターンにより絶縁基板の導
電性が高められ、そのためにＰ−CVDやスパツ
ターによる窒化けい素や酸化けい素膜の形成速度
が早くなり、そして特に下層電極上に形成される
膜が均一性に優れてピンホールのないものになる
こと、したがつて上層電極を下層電極上の均一で
ピンホールのない層間絶縁層に設けるようにすれ
ば、上層電極の形成も容易で、かつ、短絡の生ず
れ惧れもないことを究明した。本発明は、この知
見に基いてなされたものである。
本発明は、絶縁基板上に複数の電極を層間絶縁
層を介して少なくとも二層に配設してなる集積回
路装置において、下層電極の配設パターンを絶縁
基板の上面の70％以上を覆うものにして、前記層
間絶縁層をＰ−CVDやスパツターで形成した窒
化けい素または酸化けい素もしくはその混合から
なる層にすると共に、下層電極の配設パターンと
上層電極の配設パターンを大部分が重なる実質的
に同一のものとしたことを特徴とする集積回路装
置にあり、この構成によつて前記目的を達成す
る。
層を介して少なくとも二層に配設してなる集積回
路装置において、下層電極の配設パターンを絶縁
基板の上面の70％以上を覆うものにして、前記層
間絶縁層をＰ−CVDやスパツターで形成した窒
化けい素または酸化けい素もしくはその混合から
なる層にすると共に、下層電極の配設パターンと
上層電極の配設パターンを大部分が重なる実質的
に同一のものとしたことを特徴とする集積回路装
置にあり、この構成によつて前記目的を達成す
る。
以下、本発明をサーマルヘツドに適用した図示
例によつて説明する。第１図は、下層電極の配設
パターン平面図、第２図は層間絶縁層平面図、第
３図は抵抗発熱体部分を除いた上層電極の配設パ
ターン平面図、第４図は集積回路装置としてのサ
ーマルヘツドの上面図、第５図は第４図のＢ部の
拡大図、第６図は第４図のＡ−A′断面図、第７
図は第４図のＣ−C′断面図、第８図は下層電極配
設パターンの電極面積／絶縁基板の面積比とＰ−
CVDによる窒化けい素の成長速度及び形成膜の
均一性との関係を示すグラフである。
例によつて説明する。第１図は、下層電極の配設
パターン平面図、第２図は層間絶縁層平面図、第
３図は抵抗発熱体部分を除いた上層電極の配設パ
ターン平面図、第４図は集積回路装置としてのサ
ーマルヘツドの上面図、第５図は第４図のＢ部の
拡大図、第６図は第４図のＡ−A′断面図、第７
図は第４図のＣ−C′断面図、第８図は下層電極配
設パターンの電極面積／絶縁基板の面積比とＰ−
CVDによる窒化けい素の成長速度及び形成膜の
均一性との関係を示すグラフである。
図において、４はアルミナセラミツク等からな
る絶縁基板、３は熱コントロールのために必要に
応じて設けられる硝子材料等からなるグレーズ
層、６はMo、Ta、Ｗ等からなる共通電極の下層
電極、７は絶縁基板４と下層電極６上に設けられ
た窒化けい素または酸化けい素もしくはその混合
からなる層間絶縁層、２はTa2N、Cr−Si−Ｏ等
からなる上層電極の抵抗発熱体、８および９は下
層電極６と同様の材料からなる上層電極の共通電
極および個別電極（信号電極）である。抵抗発熱
体２は共通電極８と個別電極９が0.1〜0.3mmの間
〓で対向している間を接続してその間を発熱部１
とするように、共通電極８と個別電極９の形成に
先立つて形成される。５は下層電極６と上層電極
の共通電極８またはその下側に接続している抵抗
発熱体２との接続が行われるように層間絶縁層７
に設けたスルーホールである。
る絶縁基板、３は熱コントロールのために必要に
応じて設けられる硝子材料等からなるグレーズ
層、６はMo、Ta、Ｗ等からなる共通電極の下層
電極、７は絶縁基板４と下層電極６上に設けられ
た窒化けい素または酸化けい素もしくはその混合
からなる層間絶縁層、２はTa2N、Cr−Si−Ｏ等
からなる上層電極の抵抗発熱体、８および９は下
層電極６と同様の材料からなる上層電極の共通電
極および個別電極（信号電極）である。抵抗発熱
体２は共通電極８と個別電極９が0.1〜0.3mmの間
〓で対向している間を接続してその間を発熱部１
とするように、共通電極８と個別電極９の形成に
先立つて形成される。５は下層電極６と上層電極
の共通電極８またはその下側に接続している抵抗
発熱体２との接続が行われるように層間絶縁層７
に設けたスルーホールである。
共通電極の下層電極６や抵抗発熱体２、共通電
極８、個別電極９から成る上層電極は蒸着膜をホ
トレジストを用いてエツチングする方法やマスク
を介するスパツターによる方法等によつて形成さ
れ、スルーホール５を有する層間絶縁層７もＰ−
CVDやスパツターを用いて同様の方法で形成さ
れる。そして下層電極６と上層電極は、下層電極
６が絶縁基板４の上面の70％以上を被覆し、かつ
下層電極６と上層電極が層間絶縁層７を介して大
部分が重なる実質的に同一の配設パターンに形成
する。
極８、個別電極９から成る上層電極は蒸着膜をホ
トレジストを用いてエツチングする方法やマスク
を介するスパツターによる方法等によつて形成さ
れ、スルーホール５を有する層間絶縁層７もＰ−
CVDやスパツターを用いて同様の方法で形成さ
れる。そして下層電極６と上層電極は、下層電極
６が絶縁基板４の上面の70％以上を被覆し、かつ
下層電極６と上層電極が層間絶縁層７を介して大
部分が重なる実質的に同一の配設パターンに形成
する。
このように下層電極６を絶縁基板４の上面の70
％以上を被覆する（例えば、下層電極６の材料を
Moとした場合は70％以上、Taとした場合は80％
以上、Ｗとした場合は70％以上とするのが望まし
い）ものとしたことにより、絶縁基板４の上面の
導電性が良くなり、そのために層間絶縁層７のＰ
−CVDやスパツターによる形成速度が早くなつ
て、特に下層電極６上に形成される層間絶縁層７
が膜厚の均一性に優れて薄い膜厚でピンホールの
ないものにする。すなわち、窒化けい素、酸化け
い素をＰ−CVDあるいはスパツターで成膜する
と、下層電極６上では300〜1000Å／minの成長
速度で均一に形成されて、5000Å／μｍの膜厚で
完全にピンホールのないものにできる。特に、窒
化けい素と酸化けい素の複合膜とした場合は、窒
化けい素の応力歪みを酸化けい素で吸収する作用
を有するから、凹凸の大きい面でもカバーし合つ
て平坦でかつピンホールのない膜を形成すること
ができ、しかも容易に連続的に成膜できるので最
も好ましい。なお、窒化けい素や酸化けい素は温
度が500〜700℃の高温になつても変質することな
く安定である。層間絶縁層７が以上のように特に
下層電極６上でピンホールなく均一に形成される
ので、例えば層間絶縁層７にスルーホール５をエ
ツチング法で形成するためのホトレジスト膜を設
けた場合、ホトレジスト膜も層間絶縁層７の下層
電極６上部分では均一の膜厚のピンホールのない
ものになる。したがつて、エツチング法でスルー
ホール５を形成する際にホトレジスト膜のピンホ
ール等でスルーホール５以外の部分にもエツチン
グが生じるのは、層間絶縁層７の下層電極６上部
分ではなく、絶縁基板４の凹凸の激しい部分と言
うことになる。そこで、下層電極６と上層電極を
大部分が重なる実質的に同一の配設パターンとし
たことにより、たとえ層間絶縁層７にスルーホー
ル５以外の部分でエツチングが生じていたとして
も、それは絶縁基板４上の部分であり、下層電極
６と上層電極はピンホールのない層間絶縁層７の
下層電極６上部分で絶縁されて、短絡を生じさせ
ることがない。
％以上を被覆する（例えば、下層電極６の材料を
Moとした場合は70％以上、Taとした場合は80％
以上、Ｗとした場合は70％以上とするのが望まし
い）ものとしたことにより、絶縁基板４の上面の
導電性が良くなり、そのために層間絶縁層７のＰ
−CVDやスパツターによる形成速度が早くなつ
て、特に下層電極６上に形成される層間絶縁層７
が膜厚の均一性に優れて薄い膜厚でピンホールの
ないものにする。すなわち、窒化けい素、酸化け
い素をＰ−CVDあるいはスパツターで成膜する
と、下層電極６上では300〜1000Å／minの成長
速度で均一に形成されて、5000Å／μｍの膜厚で
完全にピンホールのないものにできる。特に、窒
化けい素と酸化けい素の複合膜とした場合は、窒
化けい素の応力歪みを酸化けい素で吸収する作用
を有するから、凹凸の大きい面でもカバーし合つ
て平坦でかつピンホールのない膜を形成すること
ができ、しかも容易に連続的に成膜できるので最
も好ましい。なお、窒化けい素や酸化けい素は温
度が500〜700℃の高温になつても変質することな
く安定である。層間絶縁層７が以上のように特に
下層電極６上でピンホールなく均一に形成される
ので、例えば層間絶縁層７にスルーホール５をエ
ツチング法で形成するためのホトレジスト膜を設
けた場合、ホトレジスト膜も層間絶縁層７の下層
電極６上部分では均一の膜厚のピンホールのない
ものになる。したがつて、エツチング法でスルー
ホール５を形成する際にホトレジスト膜のピンホ
ール等でスルーホール５以外の部分にもエツチン
グが生じるのは、層間絶縁層７の下層電極６上部
分ではなく、絶縁基板４の凹凸の激しい部分と言
うことになる。そこで、下層電極６と上層電極を
大部分が重なる実質的に同一の配設パターンとし
たことにより、たとえ層間絶縁層７にスルーホー
ル５以外の部分でエツチングが生じていたとして
も、それは絶縁基板４上の部分であり、下層電極
６と上層電極はピンホールのない層間絶縁層７の
下層電極６上部分で絶縁されて、短絡を生じさせ
ることがない。
Ｐ−CVDによる成膜の実施例を挙げると次の
通りである。
通りである。
実施例 １
窒化けい素膜の形成
ASM（Advanced Semiconductor Materials）
社製の容量結合型プラズマCVD装置を使用し、 成膜温度380℃、高周波出力250W、反応圧力
2.0Torr、 反応ガス SiH4 350SCCM NH3 2.5LPM の一定条件下で、アルミナセラミツク絶縁基板と
その上に設けたMo膜の下層電極上にＰ−CVDに
よりSiN膜を形成する。この場合、絶縁基板の面
積とMo電極面積の比率によつて表面に形成され
るSiN膜の成長速度と電極上面内の厚さの均一性
を示すと第８図の通りである。この図が示すよう
に電極面積／基板（セラミツク）面積の比が大き
くなる程、成長速度は速くなると共に厚さの均一
性は極めて優れたものとなる。そして厚さの均一
性の向上に伴つて薄い厚さでもピンホールがなく
なる。電極材料として、Al、Taを使用した場合
もMoの場合と殆んどである。
社製の容量結合型プラズマCVD装置を使用し、 成膜温度380℃、高周波出力250W、反応圧力
2.0Torr、 反応ガス SiH4 350SCCM NH3 2.5LPM の一定条件下で、アルミナセラミツク絶縁基板と
その上に設けたMo膜の下層電極上にＰ−CVDに
よりSiN膜を形成する。この場合、絶縁基板の面
積とMo電極面積の比率によつて表面に形成され
るSiN膜の成長速度と電極上面内の厚さの均一性
を示すと第８図の通りである。この図が示すよう
に電極面積／基板（セラミツク）面積の比が大き
くなる程、成長速度は速くなると共に厚さの均一
性は極めて優れたものとなる。そして厚さの均一
性の向上に伴つて薄い厚さでもピンホールがなく
なる。電極材料として、Al、Taを使用した場合
もMoの場合と殆んどである。
実施例 ２
酸化けい素膜の形成
実施例１と同じ装置を使用し、
成膜温度300℃、高周波出力200W、反応圧力
1.0Torr、 反応ガス SiH4 80SCCM N2O 3.5LPM の一定条件で実施例１と同じ基板および電極上に
酸化けい素膜を形成する。この場合も第８図と同
様の結果が得られた。
1.0Torr、 反応ガス SiH4 80SCCM N2O 3.5LPM の一定条件で実施例１と同じ基板および電極上に
酸化けい素膜を形成する。この場合も第８図と同
様の結果が得られた。
なお、Ｐ−CVDの代わりにスパツターによつ
ても同様の結果が得られる。
ても同様の結果が得られる。
本発明の集積回路装置は、下層電極の配設パタ
ーンを絶縁基板の上面の70％以上を覆うものにし
て、層間絶縁層をＰ−CVDスパツターで形成し
た窒化けい素または酸化けい素もしくはその混合
からなる層にすると共に、下層電極の配設パター
ンと上層電極の配設パターンを大部分が重なる実
質的に同一のものとしたことによつて、Ｐ−
CVDやスパツターで形成される窒化けい素や酸
化けい素の層間絶縁層が特に下層電極上で成長速
度早く均一にピンホールなく形成されて、下層電
極と上層電極の間に短絡の発生することがなく、
したがつて発熱要素の端面に持つ感熱記録用サー
マルヘツドに構成した場合にはサーマルヘツドが
極めて信頼性の高いものになると言つた優れた効
果を奏する。なお、本発明はサーマルヘツドの例
に限定されるものではない。
ーンを絶縁基板の上面の70％以上を覆うものにし
て、層間絶縁層をＰ−CVDスパツターで形成し
た窒化けい素または酸化けい素もしくはその混合
からなる層にすると共に、下層電極の配設パター
ンと上層電極の配設パターンを大部分が重なる実
質的に同一のものとしたことによつて、Ｐ−
CVDやスパツターで形成される窒化けい素や酸
化けい素の層間絶縁層が特に下層電極上で成長速
度早く均一にピンホールなく形成されて、下層電
極と上層電極の間に短絡の発生することがなく、
したがつて発熱要素の端面に持つ感熱記録用サー
マルヘツドに構成した場合にはサーマルヘツドが
極めて信頼性の高いものになると言つた優れた効
果を奏する。なお、本発明はサーマルヘツドの例
に限定されるものではない。
第１図は下層電極の配設パターン平面図、第２
図は層間絶縁層平面図、第３図は抵抗発熱体部分
を除いた上層電極の配設パターン平面図、第４図
は集積回路装置としてのサーマルヘツドの上面
図、第５図は第４図のＢ部の拡大図、第６図は第
４図のＡ−A′断面図、第７図は第４図のＣ−
C′断面図、第８図は下層電極配設パターンの電極
面積／絶縁基板の面積比とＰ−CVDによる窒化
けい素膜の成長速度及び形成膜の均一性との関係
を示すグラフである。 １：発熱部、２：抵抗発熱体、３：グレーズ
層、４：絶縁基板、５：スルーホール、６：下層
電極、７：層間絶縁層、８：上層共通電極、９：
上層個別電極。
図は層間絶縁層平面図、第３図は抵抗発熱体部分
を除いた上層電極の配設パターン平面図、第４図
は集積回路装置としてのサーマルヘツドの上面
図、第５図は第４図のＢ部の拡大図、第６図は第
４図のＡ−A′断面図、第７図は第４図のＣ−
C′断面図、第８図は下層電極配設パターンの電極
面積／絶縁基板の面積比とＰ−CVDによる窒化
けい素膜の成長速度及び形成膜の均一性との関係
を示すグラフである。 １：発熱部、２：抵抗発熱体、３：グレーズ
層、４：絶縁基板、５：スルーホール、６：下層
電極、７：層間絶縁層、８：上層共通電極、９：
上層個別電極。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上に複数の電極を層間絶縁層を介し
て少なくとも二層に配設してなる集積回路装置に
おいて、下層電極の配設パターンを絶縁基板の上
面の70％以上を覆うものにして、前記層間絶縁層
をプラズマ反応コーデイングまたはスパツターに
よる蒸着で形成した窒化けい素または酸化けい素
もしくはその混合からなる層にすると共に、下層
電極の配設パターンと上層電極の配設パターンを
大部分が重なる実質的に同一のものとしたことを
特徴とする集積回路装置。 ２ 集積回路装置が絶縁基板の一側縁に沿つて設
けた層間絶縁層の欠落部で上層電極と下層電極を
接続させ、上層電極の配設パターンの前記接続部
より内側の部分に抵抗発熱体を用いている感熱記
録用サーマルヘツドである特許請求の範囲第１項
記載の集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10406685A JPS61263299A (ja) | 1985-05-17 | 1985-05-17 | 集積回路装置 |
| US06/862,617 US4768038A (en) | 1985-05-17 | 1986-05-13 | Thermal printhead integrated circuit device |
| EP86303734A EP0202877A3 (en) | 1985-05-17 | 1986-05-16 | Integrated circuit device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10406685A JPS61263299A (ja) | 1985-05-17 | 1985-05-17 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263299A JPS61263299A (ja) | 1986-11-21 |
| JPH0312480B2 true JPH0312480B2 (ja) | 1991-02-20 |
Family
ID=14370790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10406685A Granted JPS61263299A (ja) | 1985-05-17 | 1985-05-17 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263299A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168371A (ja) * | 1986-12-30 | 1988-07-12 | Konica Corp | 感熱記録ヘツド |
-
1985
- 1985-05-17 JP JP10406685A patent/JPS61263299A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61263299A (ja) | 1986-11-21 |
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