JPH0315764B2 - - Google Patents
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- Publication number
- JPH0315764B2 JPH0315764B2 JP58177262A JP17726283A JPH0315764B2 JP H0315764 B2 JPH0315764 B2 JP H0315764B2 JP 58177262 A JP58177262 A JP 58177262A JP 17726283 A JP17726283 A JP 17726283A JP H0315764 B2 JPH0315764 B2 JP H0315764B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor memory
- delay
- delay circuits
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、同期式デイジタル機器における複数
の遅延回路を持つたタイミング発生回路のタイミ
ング調整方法に関する。
の遅延回路を持つたタイミング発生回路のタイミ
ング調整方法に関する。
(b) 技術の背景
最近のデイジタル技術と半導体集積回路技術等
の進歩により、デイジタル情報を伝達処理する方
式は、デイジタル通信による高度情報通信システ
ムや、各種デイジタル情報処理システム等の中核
として、今後、更にデイジタル信号処理技術や大
規模半導体集積回路技術等の最新テクノロジーを
採用し発展している。
の進歩により、デイジタル情報を伝達処理する方
式は、デイジタル通信による高度情報通信システ
ムや、各種デイジタル情報処理システム等の中核
として、今後、更にデイジタル信号処理技術や大
規模半導体集積回路技術等の最新テクノロジーを
採用し発展している。
これ等デイジタル信号処理技術を利用した同期
式デイジタル機器には、デイジタル情報処理シス
テムの基本となるタイミング発生回路が設けられ
ており、この複数の位相やパルス幅を持つたタイ
ミング発生回路の同期信号（クロツク等）を使用
して、同期式デイジタル機器を作動する。従つ
て、同期式デイジタル機器各々に設けられるタイ
ミング発生回路は、それぞれの機器に適した位相
タイミングを組み込むため、タイミング発生回路
内の遅延回路の位相タイミングを調整し、複数の
位相タイミングを得るタイミング調整作業が行わ
れる。これ等のタイミング調整は、電子機器の高
性能化、高速化に伴い高精度を必要とし、遅延回
路のバラツキも考慮した調整が必要となつてく
る。
式デイジタル機器には、デイジタル情報処理シス
テムの基本となるタイミング発生回路が設けられ
ており、この複数の位相やパルス幅を持つたタイ
ミング発生回路の同期信号（クロツク等）を使用
して、同期式デイジタル機器を作動する。従つ
て、同期式デイジタル機器各々に設けられるタイ
ミング発生回路は、それぞれの機器に適した位相
タイミングを組み込むため、タイミング発生回路
内の遅延回路の位相タイミングを調整し、複数の
位相タイミングを得るタイミング調整作業が行わ
れる。これ等のタイミング調整は、電子機器の高
性能化、高速化に伴い高精度を必要とし、遅延回
路のバラツキも考慮した調整が必要となつてく
る。
(c) 従来技術と問題点
従来の、この種のタイミング調整作業について
以下説明する。第１図は従来のタイミング調整方
法の回路構成ブロツク図を示す。１は被調整回路
であり、この被調整回路１の調整個所に複数の遅
延回路２１…２ｎを直列にバラツキを考慮した量
だけ接続し、その遅延回路２１…２ｎの各々の接
続点をシヨート回路３の選択端子４１…４ｎに接
続する。シヨート回路３からの出力信号と、被調
整回路１に入力する入力信号をオシロスコープ５
に接続する。同期式デイジタル機器に必要な多種
類の位相のタイミング調整作業は、１つの位相の
タイミングに対し、遅延回路２１…２ｎの各々の
接続点から入力されたシヨート回路３内の選択端
子４１…４ｎを適宜選択して出力し、オシロスコ
ープ４で被調整回路１の入力信号と、シヨート回
路３からの出力信号の位相差を比較し、目標値が
得られれば次の位相のタイミング調整へと移り、
順次所要のタイミング数だけこの選択調整が繰り
返えされる。従つて、所要のタイミングが多種類
必要とする場合は、被調整回路１が多数回路とな
るため、１つのタイミングを調整する毎に、シヨ
ート回路３の選択端子４１…４ｎのオープン／シ
ヨートの繰り返し作業となり、タイミング調整作
業に多くの工数を費やす欠点を有していた。
以下説明する。第１図は従来のタイミング調整方
法の回路構成ブロツク図を示す。１は被調整回路
であり、この被調整回路１の調整個所に複数の遅
延回路２１…２ｎを直列にバラツキを考慮した量
だけ接続し、その遅延回路２１…２ｎの各々の接
続点をシヨート回路３の選択端子４１…４ｎに接
続する。シヨート回路３からの出力信号と、被調
整回路１に入力する入力信号をオシロスコープ５
に接続する。同期式デイジタル機器に必要な多種
類の位相のタイミング調整作業は、１つの位相の
タイミングに対し、遅延回路２１…２ｎの各々の
接続点から入力されたシヨート回路３内の選択端
子４１…４ｎを適宜選択して出力し、オシロスコ
ープ４で被調整回路１の入力信号と、シヨート回
路３からの出力信号の位相差を比較し、目標値が
得られれば次の位相のタイミング調整へと移り、
順次所要のタイミング数だけこの選択調整が繰り
返えされる。従つて、所要のタイミングが多種類
必要とする場合は、被調整回路１が多数回路とな
るため、１つのタイミングを調整する毎に、シヨ
ート回路３の選択端子４１…４ｎのオープン／シ
ヨートの繰り返し作業となり、タイミング調整作
業に多くの工数を費やす欠点を有していた。
(d) 発明の目的
本発明は、この従来の欠点を解決することを目
的としている。
的としている。
(e) 発明の構成
上記目的は、複数の位相やパルス幅の同期信号
のタイミングを作成する直列に接続された複数の
遅延回路と、前記複数の遅延回路をセレクトする
ための遅延位相データを記憶する半導体メモリ
と、前記遅延回路の遅延位相データを半導体メモ
リに書込む書込み回路と、前記半導体メモリ内の
遅延位相データ又はカウンタからの出力によつて
前記複数の遅延回路を選択制御するデータセレク
ターを有し、タイミング発生回路から出力される
出力信号と、前記タイミング発生回路に入力され
る入力信号との位相差を位相比較回路により比較
し、前記複数の遅延回路を該カウンタの出力を更
新することによつて走査的に選択して比較をつづ
け、前記位相差が所定の値の位相差に達した時、
該カウンタの更新を停止し、この時のカウンタの
値を該遅延位相データとして該半導体メモリに書
込むよう構成した本発明によつて達成される。
のタイミングを作成する直列に接続された複数の
遅延回路と、前記複数の遅延回路をセレクトする
ための遅延位相データを記憶する半導体メモリ
と、前記遅延回路の遅延位相データを半導体メモ
リに書込む書込み回路と、前記半導体メモリ内の
遅延位相データ又はカウンタからの出力によつて
前記複数の遅延回路を選択制御するデータセレク
ターを有し、タイミング発生回路から出力される
出力信号と、前記タイミング発生回路に入力され
る入力信号との位相差を位相比較回路により比較
し、前記複数の遅延回路を該カウンタの出力を更
新することによつて走査的に選択して比較をつづ
け、前記位相差が所定の値の位相差に達した時、
該カウンタの更新を停止し、この時のカウンタの
値を該遅延位相データとして該半導体メモリに書
込むよう構成した本発明によつて達成される。
即ち、予め、複数の遅延回路各々の遅延位相デ
ータを記憶する手段により記憶された半導体メモ
リを準備し、所定のタイミングを得るために、デ
ータセレクターで半導体メモリ内の遅延位相デー
タを読み出し、データセレクターの制御により所
定のタイミングが得られる遅延回路を選択し接続
するものであり、同期式デイジタル機器に必要な
タイミングが多種類有つても、遅延回路同志を接
続したりシヨートする手作業によるタイミング調
整作業が不要となり、半導体メモリに各遅延回路
の遅延位相データを記憶させる作業のみとなるた
め、大幅にタイミング調整工数を節減できる方法
を提供するものである。
ータを記憶する手段により記憶された半導体メモ
リを準備し、所定のタイミングを得るために、デ
ータセレクターで半導体メモリ内の遅延位相デー
タを読み出し、データセレクターの制御により所
定のタイミングが得られる遅延回路を選択し接続
するものであり、同期式デイジタル機器に必要な
タイミングが多種類有つても、遅延回路同志を接
続したりシヨートする手作業によるタイミング調
整作業が不要となり、半導体メモリに各遅延回路
の遅延位相データを記憶させる作業のみとなるた
め、大幅にタイミング調整工数を節減できる方法
を提供するものである。
(f) 発明の実施例
以下、本発明による一実施例を説明する。第２
図は本発明による遅延位相データの記憶回路構成
ブロツク図を示し、全図を通し、同一対象物は同
一符号で示す。６は被調整回路、７はデータセレ
クター、８はアツプ／ダウンカウンタ、９は位相
比較回路、１０はロムライター、１１は半導体メ
モリ、１２は半導体メモリ回路を示し、被調整回
路６内のデータセレクター７は、アツプ／ダウン
カウンタ８の制御信号により制御され、位相比較
回路９は被調整回路６の入力信号とデータセレク
ター７からの出力信号を受け、アツプ／ダウンカ
ウンタ８のカウンタのアツプ／ダウンを制御する
カウンタ制御信号を送出すると共に、ロムライタ
ー１０の半導体メモリ１１にアツプ／ダウンカウ
ンタ８のカウント値を書込むための書込信号を送
出するよう構成されている。尚、半導体メモリ回
路１２は、遅延位相データを記憶した半導体メモ
リ１１が挿入される。遅延位相データの記憶する
回路での書込み時は動作しない。
図は本発明による遅延位相データの記憶回路構成
ブロツク図を示し、全図を通し、同一対象物は同
一符号で示す。６は被調整回路、７はデータセレ
クター、８はアツプ／ダウンカウンタ、９は位相
比較回路、１０はロムライター、１１は半導体メ
モリ、１２は半導体メモリ回路を示し、被調整回
路６内のデータセレクター７は、アツプ／ダウン
カウンタ８の制御信号により制御され、位相比較
回路９は被調整回路６の入力信号とデータセレク
ター７からの出力信号を受け、アツプ／ダウンカ
ウンタ８のカウンタのアツプ／ダウンを制御する
カウンタ制御信号を送出すると共に、ロムライタ
ー１０の半導体メモリ１１にアツプ／ダウンカウ
ンタ８のカウント値を書込むための書込信号を送
出するよう構成されている。尚、半導体メモリ回
路１２は、遅延位相データを記憶した半導体メモ
リ１１が挿入される。遅延位相データの記憶する
回路での書込み時は動作しない。
第２図において、データセレクター７はアツ
プ／ダウンカウンタ８の制御信号により制御さ
れ、その出力信号を位相比較回路９に送出し、位
相比較回路９で被調整回路６の入力信号との位相
差を検出し、目標値に達するまでアツプ／ダウン
カウンタ８を作動し、アツプ／ダウンカウントを
繰り返し、目標値に至つたらアツプ／ダウンカウ
ンタ８を停止し、位相比較回路９よりロムライタ
ー１０に書込信号を送出して、アツプ／ダウンカ
ウンタ８のカウント値をロムライター１０の半導
体メモリ１１に書き込む。この検出書込動作を被
調整回路６の数だけ繰り返し被調整回路６の各遅
延位相データが半導体メモリ１１に記憶される。
プ／ダウンカウンタ８の制御信号により制御さ
れ、その出力信号を位相比較回路９に送出し、位
相比較回路９で被調整回路６の入力信号との位相
差を検出し、目標値に達するまでアツプ／ダウン
カウンタ８を作動し、アツプ／ダウンカウントを
繰り返し、目標値に至つたらアツプ／ダウンカウ
ンタ８を停止し、位相比較回路９よりロムライタ
ー１０に書込信号を送出して、アツプ／ダウンカ
ウンタ８のカウント値をロムライター１０の半導
体メモリ１１に書き込む。この検出書込動作を被
調整回路６の数だけ繰り返し被調整回路６の各遅
延位相データが半導体メモリ１１に記憶される。
第３図は本発明によるタイミング調整後の被調
整回路の回路構成ブロツク図を示し、１２は第２
図の方法により被調整回路６の遅延回路２１…２
ｎの各遅延位相データを記憶した半導体メモリ１
１が挿入された半導体メモリ回路を示す。所定の
タイミングを得る場合は、データセレクター７が
半導体メモリ回路１２の遅延位相データを読み出
し、被調整回路６内の遅延回路２１…２ｎを選択
し接続して、所定の位相のタイミング信号を出力
する。従つて、本発明の回路構成にすることによ
り、電源投入と同時に必要な位相のタイミングが
容易に得られるタイミング調整方法である。
整回路の回路構成ブロツク図を示し、１２は第２
図の方法により被調整回路６の遅延回路２１…２
ｎの各遅延位相データを記憶した半導体メモリ１
１が挿入された半導体メモリ回路を示す。所定の
タイミングを得る場合は、データセレクター７が
半導体メモリ回路１２の遅延位相データを読み出
し、被調整回路６内の遅延回路２１…２ｎを選択
し接続して、所定の位相のタイミング信号を出力
する。従つて、本発明の回路構成にすることによ
り、電源投入と同時に必要な位相のタイミングが
容易に得られるタイミング調整方法である。
(g) 発明の効果
以上説明したように、同期式デイジタル機器に
おける複数の遅延回路を持つたタイミング発生回
路の位相のタイミング調整を、本発明による複数
の遅延回路各々の遅延位相データを記憶する手段
により記憶された半導体メモリと、半導体メモリ
内の遅延位相データを読み出し、所定のタイミン
グが得られる遅延回路を選択し接続するデータセ
レクターを設けることにより、複雑な手作業によ
るタイミング調整作業が不要となり、タイミング
調整工数が大幅に節減できる効果がある。
おける複数の遅延回路を持つたタイミング発生回
路の位相のタイミング調整を、本発明による複数
の遅延回路各々の遅延位相データを記憶する手段
により記憶された半導体メモリと、半導体メモリ
内の遅延位相データを読み出し、所定のタイミン
グが得られる遅延回路を選択し接続するデータセ
レクターを設けることにより、複雑な手作業によ
るタイミング調整作業が不要となり、タイミング
調整工数が大幅に節減できる効果がある。
第１図は従来のタイミング調整方法の回路構成
ブロツク図、第２図は本発明による遅延位相デー
タの記憶回路構成ブロツク図、第３図は本発明に
よるタイミング調整後の被調整回路の回路構成ブ
ロツク図を示す。 図面において、２１…２ｎは遅延回路、６は被
調整回路、７はデータセレクター、８はアツプ／
ダウンカウンタ、９は位相比較回路、１０はロム
ライター、１１は半導体メモリ、１２は半導体メ
モリ回路をそれぞれ示す。
ブロツク図、第２図は本発明による遅延位相デー
タの記憶回路構成ブロツク図、第３図は本発明に
よるタイミング調整後の被調整回路の回路構成ブ
ロツク図を示す。 図面において、２１…２ｎは遅延回路、６は被
調整回路、７はデータセレクター、８はアツプ／
ダウンカウンタ、９は位相比較回路、１０はロム
ライター、１１は半導体メモリ、１２は半導体メ
モリ回路をそれぞれ示す。
Claims (1)
- １ 複数の位相やパルス幅の同期信号のタイミン
グを作成する直列に接続された複数の遅延回路
と、前記複数の遅延回路をセレクトするための遅
延位相データを記憶する半導体メモリと、前記遅
延回路の遅延位相データを半導体メモリに書込む
書込み回路と、前記半導体メモリ内の遅延位相デ
ータ又はカウンタからの出力によつて前記複数の
遅延回路を選択制御するデータセレクターを有
し、タイミング発生回路から出力される出力信号
と、前記タイミング発生回路に入力される入力信
号との位相差を位相比較回路により比較し、前記
複数の遅延回路を該カウンタの出力を更新するこ
とによつて走査的に選択して比較をつづけ、前記
位相差が所定の値の位相差に達した時、該カウン
タの更新を停止し、この時のカウンタの値を該遅
延位相データとして該半導体メモリに書込むこと
を特徴とするタイミング調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177262A JPS6069722A (ja) | 1983-09-26 | 1983-09-26 | タイミング調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177262A JPS6069722A (ja) | 1983-09-26 | 1983-09-26 | タイミング調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6069722A JPS6069722A (ja) | 1985-04-20 |
| JPH0315764B2 true JPH0315764B2 (ja) | 1991-03-01 |
Family
ID=16027986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177262A Granted JPS6069722A (ja) | 1983-09-26 | 1983-09-26 | タイミング調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069722A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175408A (ja) * | 1987-12-29 | 1989-07-11 | Matsushita Electric Ind Co Ltd | 信号遅延装置 |
| JP2741704B2 (ja) * | 1990-08-01 | 1998-04-22 | 三田工業 株式会社 | パルス発生器用データ生成装置 |
| JPH04331507A (ja) * | 1991-05-07 | 1992-11-19 | Nec Eng Ltd | 遅延回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390834A (en) * | 1977-01-21 | 1978-08-10 | Hitachi Ltd | Lsi logic circuit containig timing pulse switching circuit |
| JPS55960A (en) * | 1978-06-20 | 1980-01-07 | Fujitsu Ltd | Clock distributor |
-
1983
- 1983-09-26 JP JP58177262A patent/JPS6069722A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6069722A (ja) | 1985-04-20 |
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