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JPH0318374B2 - - Google Patents
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JPH0318374B2 - - Google Patents

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Publication number
JPH0318374B2
JPH0318374B2 JP57223964A JP22396482A JPH0318374B2 JP H0318374 B2 JPH0318374 B2 JP H0318374B2 JP 57223964 A JP57223964 A JP 57223964A JP 22396482 A JP22396482 A JP 22396482A JP H0318374 B2 JPH0318374 B2 JP H0318374B2
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gate
diode
capacitor
turns
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JP57223964A
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Kosaku Ichikawa
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/601Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors using transformer coupling

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  • Power Engineering (AREA)
  • Power Conversion In General (AREA)
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Description

【発明の詳細な説明】 [発明の技術分野] 本発明は、ゲートターンオフサイリスタに適し
たオフゲートパルス増幅回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an off-gate pulse amplification circuit suitable for a gate turn-off thyristor.

[発明の技術的背景とその問題点] ゲートターンオフサイリスタをオフするために
第1図ようなオフゲートパルスを用いている。
[Technical background of the invention and its problems] An off-gate pulse as shown in FIG. 1 is used to turn off a gate turn-off thyristor.

従来このようなパルスを作り出すオフゲートパ
ルス増幅回路の一例としては第2図の回路が良く
用いられいてる。第2図において、1は直流電
源、2はコンデンサ、3は抵抗器、4はパルスト
ランス、5はパルストランス4の1次巻線、6は
同じく2次巻線、7はトランジスタ、8はパルス
トランス4を介してオフゲートパルスが供給され
るゲートターンオフサイリスタ(以下単にGTO
と記す)のゲート回路(以下単に負荷と記す)、
9はツエナダイオード、10はダイオードであ
る。
Conventionally, as an example of an off-gate pulse amplification circuit that generates such pulses, the circuit shown in FIG. 2 is often used. In Figure 2, 1 is a DC power supply, 2 is a capacitor, 3 is a resistor, 4 is a pulse transformer, 5 is the primary winding of the pulse transformer 4, 6 is the secondary winding, 7 is a transistor, and 8 is a pulse A gate turn-off thyristor (hereinafter simply referred to as a GTO) is supplied with an off-gate pulse via a transformer 4.
) gate circuit (hereinafter simply referred to as load),
9 is a Zener diode, and 10 is a diode.

トランジスタ7がターンオンすると、パルスト
ランス4の1次巻線5には直流電源1の電圧Eが
コンデンサ2を介して印加される。コンデンサ2
は最初充電されていない為1次巻線5には電圧E
が印加され、2次巻線6にはE/nの電圧が生ず
る(nは1次巻線数数/2次巻線数)。コンデン
サ2が充電されるに伴つて、1次巻線5の両端に
加わる電圧は次第に減少していく。定常値は抵抗
器3の抵抗値をR1、負荷抵抗の1次巻線換算抵
抗値をR2とするとE・R2/R1+R2となる。更
にパルストランス4の1次巻線5の励磁電流が増
大するに伴つて抵抗器3の電圧降下が増大し、1
次巻線5に加わる電圧は減少する。
When the transistor 7 is turned on, the voltage E of the DC power supply 1 is applied to the primary winding 5 of the pulse transformer 4 via the capacitor 2. capacitor 2
is not charged at first, so there is a voltage E in the primary winding 5.
is applied, and a voltage of E/n is generated in the secondary winding 6 (n is the number of primary windings/the number of secondary windings). As capacitor 2 is charged, the voltage applied across primary winding 5 gradually decreases. The steady-state value is E·R2/R1+R2, where R1 is the resistance value of the resistor 3, and R2 is the primary winding equivalent resistance value of the load resistor. Furthermore, as the excitation current of the primary winding 5 of the pulse transformer 4 increases, the voltage drop across the resistor 3 increases, and 1
The voltage applied to the secondary winding 5 decreases.

次にトランジスタ7をオフすると1次巻線5に
流れていた励磁電流は直ちに零にはなり得ないの
で、1次巻線5→ツエナダイオード9→ダイオー
ド10の閉回路で、パルストランス4の励磁イン
ダクタンスに蓄えられたエネルギが零になる迄循
環電流が流れ続ける。コンデンサ2に充電された
電荷は、コンデンサ2と抵抗器3の閉回路で消費
されて零となる。
Next, when the transistor 7 is turned off, the excitation current flowing through the primary winding 5 cannot immediately become zero, so the pulse transformer 4 is excited by the closed circuit of the primary winding 5 → Zener diode 9 → diode 10. The circulating current continues to flow until the energy stored in the inductance becomes zero. The electric charge charged in the capacitor 2 is consumed in the closed circuit of the capacitor 2 and the resistor 3, and becomes zero.

従つて、第2図の回路の出力電圧波形(負荷8
の両端電圧)は第3図の如くなる(ここでツエナ
ダイオード9のツエナ電圧をEDとした。)なお負
方向の電圧は負荷内部のダイオードでカツトされ
るので考慮する必要はない。
Therefore, the output voltage waveform of the circuit shown in FIG. 2 (load 8
The voltage across the load) is as shown in Fig. 3 (Here, the Zener voltage of the Zener diode 9 is taken as E D. ) Note that there is no need to consider the voltage in the negative direction because it is cut off by the diode inside the load.

以上述べたように第2図のオフゲートパルス増
幅回路はほぼ第1図に近い波形を作り出すことが
出来るが、次のような欠点がある。
As described above, the off-gate pulse amplification circuit shown in FIG. 2 can produce a waveform almost similar to that shown in FIG. 1, but it has the following drawbacks.

(イ) パルストランスの励磁インダクタンスに蓄積
されるエネルギ、コンデンサに充電されたエネ
ルギ、抵抗器3に消費されるエネルギは、こと
ごとく損失となる。
(a) The energy stored in the excitation inductance of the pulse transformer, the energy charged in the capacitor, and the energy consumed in the resistor 3 all become losses.

(ロ) 励磁インダクタンスの蓄積エネルギを消費す
る回路(第2図の9と10)を付加する必要が
ある(蓄積エネルギが零にならないうちにトラ
ンジスタ7をオンさせるとパルストランスの蓄
積エネルギが累積され、パルストランスのコア
が飽和して、負荷にエネルギが伝わらない)。
(b) It is necessary to add a circuit (9 and 10 in Figure 2) that consumes the energy stored in the excitation inductance (if transistor 7 is turned on before the stored energy reaches zero, the stored energy in the pulse transformer will be accumulated). , the core of the pulse transformer becomes saturated and no energy is transferred to the load).

(ハ) 第3図に示すように負荷に加わる電圧が正か
ら負に反転する際のdv/dtが高いので負荷8
内のダイオードの逆回復電荷で逆方向の電流が
流れることがある。これは、GTOのオフゲー
ト回路に第2図の回路を適用した場合を考える
とピーク200Aのオフゲート電流でGTOをオフ
した後、もしそれと逆方向に僅か1/1000の
0.2Aの電流が流れたとしてもそれだけでGTO
はターンオンしてしまうから、逆回復電荷の非
常に小さい高速ダイオードを使用し更に負バイ
アス(図示していない)を強化するなどの手段
を必要とする。
(c) As shown in Figure 3, when the voltage applied to the load is reversed from positive to negative, dv/dt is high, so the load 8
Current may flow in the opposite direction due to the reverse recovery charge of the diode inside. This means that if we apply the circuit shown in Figure 2 to the GTO's off-gate circuit, after turning off the GTO with a peak off-gate current of 200A, if in the opposite direction there is only a 1/1000
Even if a current of 0.2A flows, it is a GTO
turns on, requiring measures such as using a high-speed diode with a very small reverse recovery charge and further strengthening the negative bias (not shown).

上述の欠点を解決するために提案されたものが
特開昭56−136023号であり損失の抵減と部品数の
削減による小形化と高信頼化を図つたオフゲート
パルス増幅回路である。
In order to solve the above-mentioned drawbacks, Japanese Patent Application Laid-Open No. 136023/1983 proposed an off-gate pulse amplifier circuit which was designed to be smaller and more reliable by reducing losses and reducing the number of components.

第4図はその実施例を示したみのである。 FIG. 4 merely shows an example thereof.

第4図において、11は直流電源、12はダイ
オード、13はコンデンサ、14はパルストラン
ス、151,152は1次巻線、16は2次巻線、
17はトランジスタ、18は第2図の負荷と同様
な負荷である。この回路の動作原理はここでは省
略する。
In FIG. 4, 11 is a DC power supply, 12 is a diode, 13 is a capacitor, 14 is a pulse transformer, 15 1 and 15 2 are primary windings, 16 is a secondary winding,
17 is a transistor, and 18 is a load similar to the load shown in FIG. The operating principle of this circuit is omitted here.

GTOの大容量化に伴い(例えば2000A級)オ
フゲート電流は、より急峻(例えば30〜40A/
μsec)な立上りで、ピーク値の高い(例えば
300A〜400A)電流が必要になる。電流値を大き
くするには、第4図の2次巻線に現われる電圧を
上げるように、1次巻線の中間タツプの位置を下
げ、1次巻線152の巻回数を少なくすればよい
が、このようにすればピーク値のみならず波形全
体の値も大きくなり、GTOのカソード・ゲート
間のツエナー電圧(たとえば20V)を超える高い
電圧が常時印加されることになる。これにより、
ゲート損失が増大するばかりではなく直流電源変
動等によりその損失が許容値を超える場合、
GTOのゲートを破壊する恐れもあり、GTOの信
頼性を損なうことになり得る。
As the capacity of GTO increases (e.g. 2000A class), the off-gate current becomes steeper (e.g. 30~40A/
μsec) rise with a high peak value (e.g.
300A~400A) current is required. To increase the current value, lower the intermediate tap of the primary winding and reduce the number of turns of the primary winding 152 to increase the voltage appearing in the secondary winding in Figure 4. However, in this case, not only the peak value but also the value of the entire waveform becomes large, and a voltage higher than the Zener voltage (for example, 20 V) between the cathode and gate of the GTO is constantly applied. This results in
If the gate loss not only increases but also exceeds the allowable value due to DC power supply fluctuations, etc.
There is also a risk of destroying the GTO gate, which could damage the reliability of the GTO.

[発明の目的] 本発明は、前述の点に鑑みなされたものであ
り、GTOのオフゲート電流として、より高いピ
ーク電流と高いdi/dtを得ると共に、ゲート損失
を大きくしないオフゲートパルス増幅回路を提供
することを目的とする。
[Object of the Invention] The present invention has been made in view of the above-mentioned points, and provides an off-gate pulse amplification circuit that obtains a higher peak current and higher di/dt as an off-gate current of a GTO, and does not increase gate loss. The purpose is to provide.

[発明の概要] 本発明は、この目的を達成するために、パルス
トランスの1次側に第3の巻線とスイツチング素
子を設けるようにしたものである。
[Summary of the Invention] In order to achieve this object, the present invention provides a third winding and a switching element on the primary side of a pulse transformer.

[発明の実施例] 第5図は、本発明の一実施例を締したものであ
る。第5図において、第4図と同一部に同一記号
を付して示すものは同一機能を有するものであ
る。すなわち、第5図は直流電源11と、ダイオ
ード12と、コンデンサ13と、パルストランス
14と、このパルストランス14の1次側の第1
の巻線151、第2の巻線152、第3の巻線15
と、2次巻線16と、第1のトランジスタ17
と負荷18と、第2のトランジスタ19とトラン
ジスタ17と19にそれぞれ直列に接続したダイ
オード201,202から構成される。
[Embodiment of the Invention] FIG. 5 shows an embodiment of the present invention. In FIG. 5, parts that are the same as those in FIG. 4 and shown with the same symbols have the same functions. That is, FIG. 5 shows the DC power supply 11, the diode 12, the capacitor 13, the pulse transformer 14, and the primary side of the pulse transformer 14.
winding 15 1 , second winding 15 2 , third winding 15
3 , the secondary winding 16, and the first transistor 17
and a load 18, a second transistor 19, and diodes 20 1 and 20 2 connected in series to transistors 17 and 19, respectively.

今、直流電源11の電圧をE、コンデンサ13
の電圧をEcとすると、後述するように定常時はEc
>Eとなる。仮に第1の巻線151と第2の巻線
152の巻回数(N1,N2)は共に等しく、2次
巻線16の巻回数Mとの比(N1/M)及び
(N2/M)をn1とし、又、第3の巻線153は第
2の巻線152の巻回数より少なく(N3)2次巻
線16の巻回数Mとの比(N3/M)をn2(n2<
n1)とする。今トランジスタ19をターンオン
すると、1次巻線153の両端B−D間には電圧
Ecが印加され、更にA点の電位は、Ec(1+N1/
N3)になる。従つてダイオード12は逆バイア
スされ直流電源11からの流入はない。この時2
次巻線16にはEc/n2の電圧が現れる。負荷1
8の抵抗値をR3、コンデンサ13の容量をCと
すると、時定数τ1=C・R3・(n2)2でコンデンサ
Cは放電を開始する。コンデンサCが放電中時刻
t=t1において、トランジスタ19をオフし、ト
ランジスタ17をオンするとその時点でコンデン
サCの放電時定数はC・R・(n1)2に切替わる。
やがて、コンデンサ13の放電が完了するとその
両端電圧がE/2になり、(N1=N2と仮定して
いるから)A点の電位がEとなり、ダイオード1
2が順バイアスされ導通する。
Now, the voltage of DC power supply 11 is E, and the voltage of capacitor 13 is
Assuming that the voltage of is E c , in steady state E c
>E. Suppose that the number of turns (N1, N2) of the first winding 15 1 and the second winding 15 2 are both equal, and the ratio of the number of turns M of the secondary winding 16 is (N1/M) and (N2/M ) is n1, and the number of turns of the third winding 15 3 is less than the number of turns of the second winding 15 2 (N3), and the ratio (N3/M) to the number of turns M of the secondary winding 16 is n2 ( n2<
n1). When the transistor 19 is turned on now, the voltage between both ends B and D of the primary winding 153 is
E c is applied, and the potential at point A is E c (1+N1/
N3). Therefore, the diode 12 is reverse biased and there is no inflow from the DC power supply 11. At this time 2
A voltage of E c /n2 appears in the next winding 16. load 1
Assuming that the resistance value of the capacitor 8 is R 3 and the capacitance of the capacitor 13 is C, the capacitor C starts discharging at a time constant τ1=C·R 3 ·(n2) 2 . When the capacitor C is discharging at time t=t1, the transistor 19 is turned off and the transistor 17 is turned on, and at that point the discharge time constant of the capacitor C is switched to C.R.(n1) 2 .
Eventually, when the discharge of the capacitor 13 is completed, the voltage across it becomes E/2 (assuming N1=N2), the potential at point A becomes E, and the diode 1
2 is forward biased and conducts.

こうして、パルストランス14の1次巻線15
と152の直列回路に電圧Eが印加され、又N1
=N2と仮定しているから2次巻線の電圧はE/
2n1に減じ定常値となる。ダイオード201と20
は、トランジスタがオンしたときに他方のトラ
ンジスタに逆圧が加わるのを防止するために設け
たものである。第6図は、以上の過程を示した2
次巻線の電圧波形を示したものである。
In this way, the primary winding 15 of the pulse transformer 14
Voltage E is applied to the series circuit of 1 and 15 2 , and N1
= N2, so the voltage of the secondary winding is E/
It is reduced to 2n1 and becomes a steady value. Diode 20 1 and 20
2 is provided to prevent reverse pressure from being applied to the other transistor when the transistor is turned on. Figure 6 shows the above process.
This shows the voltage waveform of the next winding.

次いで、トランジスタ17がオフすると第7図
のような等価回路となつて、コンデンサ13は再
充電される。即ち、パルストランス14の1次巻
線151と152とは互いに密に結合しているの
で、両巻線に流れていた励磁電流imはトランジ
スタ17のオフに伴ない、152の励磁電流は直
ちに零となるが、151の励磁電流は2imになつ
てコンデンサ13を充電する。第7図からEcを求
めると、パルストランス14の励磁エネルギはほ
とんど全てコンデンサ13に蓄積され、Ec=2E
になる。この時、パルストランス14の2次巻線
16に現われる逆電圧は、第6図のようにゆつく
りと変化するので負荷18内のダイオードの逆回
復電流は、ほとんど零に近く、正方向のみに
(GTOをターンオフさせる方向のみに)大きな電
流を流すことができる。
Next, when the transistor 17 is turned off, an equivalent circuit as shown in FIG. 7 is formed, and the capacitor 13 is recharged. That is, since the primary windings 15 1 and 15 2 of the pulse transformer 14 are tightly coupled to each other, the excitation current im flowing through both windings becomes the excitation current 15 2 as the transistor 17 turns off. becomes zero immediately, but the excitation current of 151 becomes 2im and charges the capacitor 13. Determining E c from Fig. 7, almost all of the excitation energy of the pulse transformer 14 is stored in the capacitor 13, and E c = 2E
become. At this time, the reverse voltage appearing in the secondary winding 16 of the pulse transformer 14 changes slowly as shown in Figure 6, so the reverse recovery current of the diode in the load 18 is almost zero and only in the forward direction A large current can flow (only in the direction that turns off the GTO).

第5図の説明では、第1の巻線151と第2の
巻線152の巻回数は等しいとしたが、巻数比を
変えることにより負荷に印加される第6図の波形
において、平坦部の電圧E/2n1を変えることが
でき、更に、巻数比n2を変えることによりピー
ク値も独立して変えることができる。即ち、ピー
ク値及び平坦部の電圧を独立して変えることがで
きる。
In the explanation of FIG. 5, it is assumed that the number of turns of the first winding 15 1 and the second winding 15 2 are equal, but by changing the turns ratio, the waveform of FIG. 6 applied to the load becomes flat. The voltage E/2n1 of the section can be changed, and the peak value can also be changed independently by changing the turns ratio n2. That is, the peak value and plateau voltage can be changed independently.

第8図は、コンデンサを2分割し、コンデンサ
容量に差をもたせるようにした例であり、第5図
と同様な特性を持たせることができる。又、第9
図は、コンデンサ13の一端をパルストランス1
4の1次巻線のタツプへ、他端を直流電源11の
(+)側に接続した例、第10図は、パルストラ
ンス14の第1の巻線と第2の巻線の間にダイオ
ード12を挿入した例である。更に、第11図は
PNPトランジスタを使用した場合の一例である。
スイツチング素子としては、トランジスタの他に
例えば、FET,GTO,SCRと転流回路を備えた
ものなどに置き換えてもよい。その他本発明の要
旨を変更しない範囲で種々の設計変更が可能であ
る。
FIG. 8 shows an example in which the capacitor is divided into two parts so that the capacitances of the capacitors differ, and the same characteristics as in FIG. 5 can be obtained. Also, the 9th
In the figure, one end of the capacitor 13 is connected to the pulse transformer 1.
4, and the other end is connected to the (+) side of the DC power supply 11. In the example shown in FIG. 10, a diode is connected between the first winding and the second winding of the pulse transformer 14. This is an example in which 12 is inserted. Furthermore, Figure 11
This is an example when a PNP transistor is used.
In addition to transistors, the switching element may be replaced with, for example, an FET, GTO, SCR, and a commutation circuit. Various other design changes are possible without changing the gist of the present invention.

[発明の効果] 以上、本発明によれば、例えば大容量のGTO
のオフゲートの電流に必要とされるようなより急
峻な立上りで、ピーク値の高い電流を得るため
に、パルストランスの1次巻線に第3の巻線を設
けて第2の巻線と2段構えにすることにより、オ
フゲートパルスのピーク値と平坦部の値とをそれ
ぞれ独立して調整できるので、より急峻な大電流
を供給するすることができる。更に、GTOのカ
ソード・ゲート間のツエナー電圧を超える電圧
は、短時間であるのでゲート損失の増加や許容ゲ
ート損失を超えることがなく、増幅回路の損失も
小さい信頼性の高いオフゲートパルス増幅回路を
提供することができる。
[Effects of the Invention] As described above, according to the present invention, for example, a large-capacity GTO
In order to obtain a current with a steeper rise and higher peak value, such as is required for the off-gate current of the By using a stepped configuration, the peak value and the flat part value of the off-gate pulse can be adjusted independently, so that a steeper large current can be supplied. Furthermore, since the voltage that exceeds the Zener voltage between the cathode and gate of the GTO is for a short period of time, the gate loss will not increase or exceed the allowable gate loss, and the loss of the amplifier circuit will be low. can be provided.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はゲートターンオフサイリスタに加える
べきオフゲートパルス波形図、第2図は第1図の
波形を得る従来のオフゲートパルス増幅回路図、
第3図は第2図の動作を説明するための出力波形
図、第4図は第1図の波形を得る改良形パルス増
幅回路図、第5図は本発明の一実施例を示すパル
ス増幅回路図、第6図は第5図の動作を説明する
ための出力波形図、第7図は第5図の動作を説明
するた等価回路図、第8図乃至第11図は本発明
のそれぞれ異る他の実施例を示す回路図である。 1,11…直流電源、2,13,131,132
…コンデンサ、3…抵抗器、4,14…パルスト
ランス、5,151,152,153…1次巻線、
6,16…2次巻線、7,17,19…トランジ
スタ、8,18…負荷、9…ツエナーダイオー
ド、10,12,20,21…ダイオード。
Fig. 1 is a diagram of the off-gate pulse waveform to be applied to the gate turn-off thyristor, and Fig. 2 is a diagram of a conventional off-gate pulse amplification circuit that obtains the waveform of Fig. 1.
Fig. 3 is an output waveform diagram for explaining the operation of Fig. 2, Fig. 4 is a diagram of an improved pulse amplification circuit that obtains the waveform of Fig. 1, and Fig. 5 is a pulse amplification diagram showing an embodiment of the present invention. The circuit diagram, FIG. 6 is an output waveform diagram for explaining the operation of FIG. 5, FIG. 7 is an equivalent circuit diagram for explaining the operation of FIG. 5, and FIGS. 8 to 11 are each of the present invention. FIG. 7 is a circuit diagram showing another different embodiment. 1, 11...DC power supply, 2, 13, 13 1 , 13 2
... Capacitor, 3... Resistor, 4, 14... Pulse transformer, 5, 15 1 , 15 2 , 15 3 ... Primary winding,
6, 16... Secondary winding, 7, 17, 19... Transistor, 8, 18... Load, 9... Zener diode, 10, 12, 20, 21... Diode.

Claims (1)

【特許請求の範囲】 1 第1の巻線の巻回数をN1、第2の巻線の巻
回数をN2,第3の巻線の巻回数をN3とする3つ
の1次巻線と、巻回数Mの2次巻線を有し、且つ
[(N1+N2)/M]>[N3/M]で、しかもN2>
N3なる条件を備えたパルストランスと、このパ
ルストランスの第1の巻線とダイオードの直列回
路と、第2の巻線と第1のスイツチング素子の直
列回路とを直列接続して直流電源に接続し、第3
の巻線と第2のスイツチング素子の直列回路を前
記第2の巻線と第1のスイツチング素子の直列回
路に並列に接続し、前記第1の巻線とダイオード
の直列回路と、前記第2の巻線と第1のスイツチ
ング素子の直列回路との接続点と前記直流電源の
いずれかの極ととの間にコンデンサを接続し、前
記パルストランスの2次巻線を単方向性半導体素
子を介してゲートターンオフサイリスタのゲート
回路に接続してオフゲート電流を供給することを
特徴とするオフゲートパルス増幅回路。 2 第1の巻線の巻回数をN1、第2の巻線の巻
回数をN2、第3の巻線の巻回数をN3とする3つ
の1次巻線と、巻回数Mの2次巻線を有し、且つ
[(N1+N2)/M]>[N3/M]で、しかもN2>
N3なる条件を備えたパルストランスと、このパ
ルストランスの第1の巻線と第1ダイオードの直
列回路と、第2の巻線と第1のスイツチング素子
及び第2のダイオードの直列回路とを直列接続し
て直流電源に接続し、第3の巻線と第2のスイツ
チング素子及び第3のダイオードの直列回路を前
記第2の巻線と第1のスイツチング素子及び第2
のダイオードの直列回路に並列接続し、少なくと
も前記第2の巻線と第1のスイツチング素子を介
して放電路が形成されるように第1のコンデンサ
をを接続し、少なくとも前記第3の巻線と第2の
スイツチング素子を介して放電路が形成されるよ
うに第2のコンデンサを接続し、前記パルストラ
ンスの2次巻線を単方向性半導体素子を介してゲ
ートターンオフサイリスタのゲート回路に接続し
てオフゲート電流を供給することを特徴とするオ
フゲートパルス増幅回路。
[Claims] 1. Three primary windings in which the number of turns of the first winding is N1, the number of turns of the second winding is N2, and the number of turns of the third winding is N3; It has M number of secondary windings, and [(N1+N2)/M]>[N3/M], and N2>
A pulse transformer with the condition N3, a series circuit of the first winding of this pulse transformer and a diode, and a series circuit of the second winding and the first switching element are connected in series and connected to a DC power supply. And the third
A series circuit of the winding and a second switching element is connected in parallel to the series circuit of the second winding and the first switching element, and a series circuit of the first winding and the diode is connected in parallel to the series circuit of the second winding and the first switching element. A capacitor is connected between the connection point between the winding of the pulse transformer and the series circuit of the first switching element and either pole of the DC power supply, and a unidirectional semiconductor element is connected to the secondary winding of the pulse transformer. An off-gate pulse amplification circuit characterized in that it is connected to a gate circuit of a gate turn-off thyristor through a gate to supply an off-gate current. 2 Three primary windings in which the number of turns of the first winding is N1, the number of turns of the second winding is N2, and the number of turns of the third winding is N3, and a secondary winding with the number of turns M. has a line, and [(N1+N2)/M]>[N3/M], and N2>
A pulse transformer with the condition N3, a series circuit of the first winding and the first diode of this pulse transformer, and a series circuit of the second winding, the first switching element, and the second diode are connected in series. A series circuit of the third winding, the second switching element and the third diode is connected to the second winding, the first switching element and the second diode.
A first capacitor is connected in parallel to a series circuit of diodes, a first capacitor is connected in such a way that a discharge path is formed through at least the second winding and the first switching element, and at least the third winding A second capacitor is connected so that a discharge path is formed through a second switching element, and a secondary winding of the pulse transformer is connected to a gate circuit of a gate turn-off thyristor through a unidirectional semiconductor element. An off-gate pulse amplification circuit characterized in that it supplies an off-gate current.
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