JPH0320164B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は容量性負荷を高電圧に迅速に充電する
単一電界効果トランジスタ駆動回路に関する。

［発明の概要］ 本発明の目的は、従来の電流駆動回路に比較し
て非常に小さなスペースしか必要とせずに高い駆
動電流を発生できる高性能駆動回路を提供するこ
とにある。

本発明による駆動回路は電界効果トランジスタ
を含み、このトランジスタは、互いに離隔した第
１の形の第１及び第２半導体領域と、これらの領
域の間に介挿された第２の形とは反対の第２の形
の第３半導体領域とを有し、サステイニング電圧
（保持電圧、すなわちアバランシエ降伏を維持す
る電圧）がキヤパシタに直列に与えられる。駆動
回路は、さらに、サステイニング電圧より大きな
電圧を上記第１及び第２半導体領域の間に印加す
る手段と、第１及び第２半導体領域の間に電流を
生じさせるためにトランジスタのゲート電極に小
さな制御電圧を印加する手段とを含む。

［実施例の説明］ 第１図及び第２図には、本発明による駆動回路
の実施例が示されている。この駆動回路は電界効
果トランジスタＴ１を含む。トランジスタＴ１
は、制御ゲート電極VGに接続される制御ゲート
１０と、Ｐ形半導体基体１６に形成され連結点Ａ
に接続されるＮ＋ソース領域１２と、半導体基体
１６に形成され供給電圧端子VHに接続されるＮ
＋ドレイン領域１４とを含む。トランジスタＴ１
は、典型例においては20対１という小さな幅対長
さの比を有する。例えば酸化シリコンからなる薄
い絶縁層１８が制御ゲート１０と基体１６との間
に堆積される。例えば1000ピコフアラツドのキヤ
パシタＣが連結点Ａと例えば接地点のような基準
電位点との間に直列に接続される。例えば第２の
電界効果トランジスタから構成されるスイツチＴ
２が制御ゲート端子VRに適当なパルスを受ける
ことによりキヤパシタＣを放電するために設けら
れている。

次に、第１図及び第２図に示された駆動回路の
動作を説明する。ドレイン領域１４と基体１６と
の間に形成されるPN接合の真性ブレークダウン
電圧より小さくトランジスタＴ１のサステイニン
グ電圧より大きい比較的高い電圧が端子VHに印
加され、制御ゲート端子VGに印加される電圧が
零であり、連結点Ａの電圧が零であり、トランジ
スタＴ２がオフとする。この状態では、第１トラ
ンジスタＴ１は高インピーダンス状態にあり、ソ
ース領域１２とドレイン領域１４との間には無視
できる電流しか流れないか又は全く電流が流れな
い。キヤパシタＣを充電するために、制御ゲート
１０の電圧が第１トランジスタＴ１の閾値電圧
VTに等しくなるか又はこれより大きくなるまで
制御ゲート端子VGの電圧が高められる。ここに
おいて制御ゲート１０の下の基体１６の表面に反
転層が形成され、ソース領域１２からドレイン領
域１４へ基体１６の表面に沿つて電子が流れ始め
る。端子VHの電圧がサステイニング電圧より高
く電子すなわち電流IDがドレイン領域１４へ流
れると、アバランシエすなわち衝突イオン化メカ
ニズムによりドレイン領域１４に隣接したアバラ
ンシエ領域AVすなわち高電界領域中に表面電子
IDによつて電子−正孔対が形成される。すべて
の電子がドレイン領域１４に引き付けられドレイ
ン電流IDに寄与する。しかし、同時に、正孔は
漂流しソース領域１２付近へ向けて拡散し、ソー
ス領域１２とＰ形半導体基体１６との間の電位障
壁を低める方向に抵抗記号２０によつて示される
電圧降下を基体１６内に作り出す。その結果、さ
らに別の電子が弱められた電位障壁に打ち勝つて
ドレイン領域１４に引き付けられる。これにより
電子流すなわち電流IDが増大し、その結果アバ
ランシエすなわち衝突イオン化メカニズムにより
さらに大きな正孔電流が流れ、正帰還メカニズム
によりソース障壁をさらに低下させる。

アバランシエ増倍によりドレイン電流IDが増
大すると、キヤパシタＣはより迅速に充電され、
これにより連結点Ａの電圧が高くなり、その結果
ソース領域１２とドレイン領域１４との間の電圧
降下が低下する。キヤパシタＣが第１トランジス
タＴ１に直列に接続されていなければ、ドレイン
領域１４からソース領域１２への電圧降下は、第
１トランジスタＴ１のサステイニング電圧を決定
する第１トランジスタＴ１の構造及び材料に依存
する非常に高いドレイン電流IDレベルで平衡状
態に達する。

制御ゲート１０に印加される電圧は、シード電
流が基体１６の表面上をドレイン領域１４へ流れ
ている状態においてスナツプ・バツクとして知ら
れているアバランシエすなわち正帰還を開始させ
るトリガとして作用する。正帰還メカニズムが確
立した後、ソース領域１２の全断面は基体１６の
表面下の基体１６の大部分を通つて流れる電子を
放出する。従つて、制御ゲート１０はドレイン電
流IDの流れ及び帰還メカニズムに対する製御機
能を失う。従つて、トランジスタＴ１のサステイ
ング電圧は制御ゲート１０の電圧に依存しなくな
る。

第３図に示されているように、スナツプ・バツ
クが生じるドレイン−ソース電圧VDSは制御ゲ
ート電圧の大きさに応じて異なるにもかかわら
ず、サステイニング電圧VSは制御ゲート電圧に
依存しない。曲線Ｃ１に示されているように、
VHが約18ボルト、VTが1.8ボルト、サステイニ
ング電圧VSが10ボルト、制御ゲート１０に印加
される電圧が２ボルトのとき、ドレイン電流ID
が非常に迅速に増大する点であるスナツプ・バツ
ク電圧は16ボルトである。キヤパシタＣの端子電
圧が（VH−VS）に達すると、第１トランジス
タTIはサステイニング・モード（アバランシエ
降伏電流を維持する動作モード）でなくなり、第
１トランジスタＴ１で消散される電力を自己制限
し、その破壊を防止する。曲線Ｃ２は、制御ゲー
ト１０の電圧が３ボルトのとき第１トランジスタ
Ｔ１のスナツプ・バツクが約14ボルトで生じるこ
とを示す。曲線Ｃ３は、サステイニング電圧が10
ボルトに維持された状態で制御ゲート１０の電圧
が４ボルトのとき第１トランジスタＴ１のスナツ
プ・バツクが約12ボルトで生じることを示す。

第４図に示されているように、（制御ゲート１
０の電圧−閾値電圧VT）が（電圧VH−サステ
イニング電圧VS）より小さいときには、連結点
Ａの電圧すなわちキヤパシタＣの端子電圧は時間
tsで迅速に（VH−VS）すなわち８ボルトにな
る。時間tsは約120ナノ秒の範囲内にすることが
できる。そして、連結点Ａの電圧は時間に制限な
く一定に維持される。（制御ゲート１０の電圧−
閾値電圧VT）が（VH−VS）より大きいときに
も、連結点Ａの電圧は時間tsで（VH−VS）に上
昇するが、その後も曲線Ｃ５で示すように増加し
続け、この増加は連結点Ａの電圧が（VH−VT）
になるまで続く。供給電圧端子VHの電圧かサス
テイニング電圧VSよりも小さいときには、曲線
Ｃ６で示されるように一般的な充電動作が行わ
れ、連結点Ａの電圧は約800ナノ秒の間に約１ボ
ルトしか増加せず、最後に（VH−VT）になる。

従つて、トランジスタＴ１をサステイニング・
モードで動作させることにより、該モードで動作
させることなくキヤパシタＣを充電するよりもか
なり短い時間でトランジスタＴ１を破壊すること
なくキヤパシタＣを電圧（VH−VT）に充電す
ることができる。

サステイニング・モードで動作させることなく
1000ピコフアラツドのキヤパシタＣを時間tsすな
わち120ナノ秒の間で充電するには一般に幅対長
さの比が500対１の電界効果トランジスタを必要
とする。これは、上記実施例の20対１という比と
比較して非常に大きな値である。このように大き
なトランジスタではそのゲート容量のためにゲー
ト電極の駆動回路は非現実的なきわめて大きなも
のになつてしまう。

制御ゲート１０の電圧はソース領域１２からド
レイン領域１４へ電子を流れ始めさせるためにの
み設けられるものだから、第５図に示されている
ように非常に小さなゲート電極しか必要でない。
電子ははじめ制御ゲート１０の下の基体１６の表
面に沿つて流れ、次いでアバランシエ増倍によつ
て電子はゲート１０の設けられていない領域を含
む全ソース領域１２からドレイン領域１４へ自由
に流れる。従つて、上記構成によれば、幅WGの
狭いゲートを有するデバイスをドレイン領域１４
の幅WDに等しい幅広のデバイスのように機能さ
せることができる。

第６図は第５図の構成の変形例を示す。制御ゲ
ートの下により長いチヤネルを設けることによ
り、サステイニング・モードのオン・セツトを変
更でき、ソース領域とドレイン領域の主要部全体
にわたつてソース領域とドレイン領域との間隔を
より短くすることにより、サステイニング電圧を
低下させることができ、これにより制御ゲートの
下のチヤネル長にわたつて全ソース拡散領域とド
レイン拡散領域との間隔が一定のときよりも高い
電圧にキヤパシタＣを充電することができる。第
６図に示されているように、制御ゲート１０′の
下のソース領域１２′とドレイン領域１４′との間
の間隔Ｌ１は制御ゲート１０′の設けられていな
い領域１２′と１４′の間の間隔Ｌ２よりかなり長
い。従つて、スナツプ・バツク電圧を制御するの
に間隔Ｌ１を使用することができる。すなわち、
間隔Ｌ１が長ければ長いほどスナツプ・バツク電
圧は大きくなる。間隔Ｌ２はサステイニング電圧
を制御するのに使用できる。すなわち、間隔Ｌ２
が長ければ長いほどサステイニング電圧は小さく
なる。従つて、サステイニング・モードの間キヤ
パシタＣをより高い電圧に充電する事ができる。

以上の説明から明らかなように、本発明による
駆動回路は、非常に簡単な構成で性能が高く、半
導体基体上において非常に小さな表面領域しか必
要としない。本発明による駆動回路は、半導体チ
ツプに配置されていると否とにかかわらず、大容
量のキヤパシタを迅速に充電するのに特に適して
いる。

【図面の簡単な説明】

第１図は電界効果トランジスタを使用した本発
明による駆動回路の実施例を示す回路図、第２図
は第１図の回路を一部半導体構造の断面で示す説
明図、第３図は制御電圧を異ならせたときのドレ
イン−ソース電圧に対するドレイン電流の変化並
びにスナツプ・バツク電圧の変化を示す特性図、
第４図は制御電圧及びドレイン−ソース電圧を異
ならせたときの第１図のキヤパシタに生じる電圧
変化を示す特性図、第５図は第２図に断面図の形
で示された電界効果トランジスタを示す平面図、
第６図は第５図のトランジスタの変形例を示す平
面図である。 １０……制御ゲート、１２……ソース領域、１
４……ドレイン領域、Ｔ１，Ｔ２……トランジス
タ、Ｃ……キヤパシタ。

Claims (1)

【特許請求の範囲】
1. １ 電界効果トランジスタと、このトランジスタ
   に直列に接続されたキヤパシタと、上記トランジ
   スタおよびキヤパシタの直列回路に上記トランジ
   スタのアバランシエ降伏電圧以上の電圧を印加す
   る手段と、上記トランジスタの制御ゲートに閾値
   電圧を超える動作電圧を印加する手段とを有する
   ことを特徴とする駆動回路。