JPH0322696B2 - - Google Patents
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- JPH0322696B2 JPH0322696B2 JP60017802A JP1780285A JPH0322696B2 JP H0322696 B2 JPH0322696 B2 JP H0322696B2 JP 60017802 A JP60017802 A JP 60017802A JP 1780285 A JP1780285 A JP 1780285A JP H0322696 B2 JPH0322696 B2 JP H0322696B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電界効果トランジスタの製造方法に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a field effect transistor.
従来例によるこの種の電界効果トランジスタの
製造方法につき、こゝでは砒化ガリウム電界効果
トランジスタ（以下「GaAs−FET」と呼ぶ）を
例にとり、その主要段階の製造工程を第２図Ａな
いしＣに示す。
Regarding the conventional manufacturing method of this type of field effect transistor, we will take a gallium arsenide field effect transistor (hereinafter referred to as "GaAs-FET") as an example, and the main steps of the manufacturing process are shown in Figures 2A to C. show.
すなわち、この従来例方法においては、まず同
図Ａに示すように、半絶縁性GaAs基板（以下
「半絶縁性基板」と呼ぶ）１の主面部に、所定の
電子濃度を有するｎ形GaAs動作層（以下「ｎ形
動作層」と呼ぶ）２をイオン注入法により形成さ
せ、かつこのｎ形動作層２の表面所要部分に、写
真製版技術などで、タングステンシリサイド
（WSi）などの高融点金属薄膜によるゲート電極
３を選択的に形成する。ついで同図Ｂに示すよう
に、前記ゲート電極３をマスクとするイオン注入
法によつて、ｎ形動作層２の表面から、半絶縁性
基板１の一部に達するように、このｎ形動作層２
よりも電子濃度の高いソース領域４およびドレイ
ン領域５を形成し、その後、これらのソース領域
４およびドレイン領域５の一部表面上に、前記と
同様に写真製版技術などで、それぞれソース電極
６およびドレイン電極７を選択的に形成して、目
的とするGaAs−FETを構成するのである。 That is, in this conventional method, first, as shown in FIG. A layer (hereinafter referred to as "n-type active layer") 2 is formed by an ion implantation method, and a high-melting point metal such as tungsten silicide (WSi) is injected onto required parts of the surface of this n-type active layer 2 by photolithography or the like. A gate electrode 3 made of a thin film is selectively formed. Next, as shown in FIG. B, this n-type operation layer is implanted from the surface of the n-type operation layer 2 to a part of the semi-insulating substrate 1 by ion implantation using the gate electrode 3 as a mask. layer 2
A source region 4 and a drain region 5 having a higher electron concentration are formed, and then source electrodes 6 and a drain region 5 are formed on a part of the surface of the source region 4 and drain region 5, respectively, by photolithography or the like in the same manner as described above. By selectively forming the drain electrode 7, the intended GaAs-FET is constructed.
しかしながら前記従来例方法によつて構成され
たGaAs−FETでは、動作層とゲート電極との界
面が保護されておらず、このため動作層が不純物
により汚染、酸化され、あるいはレジストにより
汚染されることがあつて、しきい値電圧などの
FET特性にばらつきを生ずる惧れがあるなどの
欠点を有している。
However, in the GaAs-FET constructed by the conventional method, the interface between the active layer and the gate electrode is not protected, and therefore the active layer may be contaminated with impurities, oxidized, or contaminated with resist. , threshold voltage etc.
It has drawbacks such as the possibility of variations in FET characteristics.
この発明は従来例方法のこのような欠点を改善
しようとするもので、半絶縁性基板の表面がレジ
ストなどに直接触れずに、かつ不純物による汚染
とか酸化を受けない状態で、動作層とゲート電極
との接合を安定にかつ再現性良く形成し得るよう
にした電界効果トランジスタの製造方法を提供す
ることを目的とする。 This invention is an attempt to improve these shortcomings of the conventional method, and the active layer and the gate are bonded together without the surface of the semi-insulating substrate directly touching the resist or the like and without being contaminated by impurities or oxidized. It is an object of the present invention to provide a method for manufacturing a field effect transistor that can form a bond with an electrode stably and with good reproducibility.
前記目的を達成するために、この発明方法は、
半絶縁性基板主面部に、まず高融点ゲート金属薄
膜を形成させ、この高融点ゲート金属薄膜を通し
たイオン注入法によつて、動作層を形成するよう
にしたものである。
In order to achieve the above object, this inventive method includes:
First, a high melting point gate metal thin film is formed on the main surface of a semi-insulating substrate, and an ion implantation method is performed through this high melting point gate metal thin film to form an active layer.
従つてこの発明方法においては、半絶縁性基板
の表面に、高融点ゲート金属薄膜を形成したのち
に、この高融点ゲート金属薄膜を通して動作層を
形成するから、基板表面に対する不純物の汚染、
酸化とか、あるいはレジストによる汚染などを顕
著に低減でき、これによつてGaAs−FETのしき
い値電圧などの特性が変化せず、併せて動作層と
ゲート電極との接合を安定にかつ再現性良く形成
し得るのである。
Therefore, in the method of the present invention, a high melting point gate metal thin film is formed on the surface of a semi-insulating substrate, and then an active layer is formed through this high melting point gate metal thin film, so that impurity contamination on the substrate surface and
Oxidation and resist contamination can be significantly reduced, and as a result, characteristics such as the threshold voltage of the GaAs-FET will not change, and the junction between the active layer and gate electrode can be made stable and reproducible. It can be formed well.
以下この発明に係る電界効果トランジスタの製
造方法の一実施例につき、第１図ＡないしＧを参
照して詳細に説明する。
Hereinafter, one embodiment of the method for manufacturing a field effect transistor according to the present invention will be described in detail with reference to FIGS. 1A to 1G.
第１図ＡないしＧはこの実施例方法を工程順に
示すそれぞれ断面図であり、この実施例方法にお
いては、まず同図Ａに示すように、半絶縁性基板
１の主面上にあつて、同主面の表面を保護してイ
オン注入可能な厚さのタングステンシリサイド
（WSi）などの高融点ゲート金属薄膜（以下「ゲ
ート金属薄膜」と呼ぶ）３ａを形成し、ついで同
図Ｂに示すように、このゲート金属薄膜３ａの所
要部分上に、写真製版技術によりフオトレジスト
膜８を形成し、かつまた同図Ｃに示すように、こ
のフオトレジスト膜８をマスクとして、シリコン
（Si）などのイオンを、矢印の方向から前記半絶
縁性基板１の主面部に対し、ゲート金属薄膜３ａ
を通して注入し、所定電子濃度のｎ形動作層２を
形成する。 FIGS. 1A to 1G are cross-sectional views showing the method of this embodiment in the order of steps. In this method, first, as shown in FIG. A high melting point gate metal thin film (hereinafter referred to as "gate metal thin film") 3a, such as tungsten silicide (WSi), is formed to protect the surface of the main surface and is thick enough to allow ion implantation, and then as shown in FIG. Next, a photoresist film 8 is formed on a required portion of the gate metal thin film 3a by photolithography, and as shown in FIG. Ions are applied to the main surface of the semi-insulating substrate 1 from the direction of the arrow through the gate metal thin film 3a.
The n-type operating layer 2 with a predetermined electron concentration is formed by injecting the electrons through the electron beam.
次に同図Ｄに示すように、前記フオトレジスト
膜８を除去した上で、前記ｎ形動作層２に対応す
るゲート金属薄膜３ａの表面上に、タングステン
（Ｗ）、タンタル（Ta）などのゲートパターン３
ｂを形成し、また同図Ｅに示すように、このゲー
トパターン３ｂをマスクにして、同様にシリコン
（Si）などのイオンを、矢印の方向から前記半絶
縁性基板１の主面部に対し、ゲート金属薄膜３ａ
を通して注入し、ｎ形動作層２よりも電子濃度の
高いソース領域４およびドレイン領域５を形成
し、その後、同図Ｆに示すように、前記ゲートパ
ターン３ｂをマスクにして、ゲート金属薄膜３ａ
をエツチング除去する。 Next, as shown in Figure D, after removing the photoresist film 8, a layer of tungsten (W), tantalum (Ta), etc. Gate pattern 3
3b, and as shown in FIG. Gate metal thin film 3a
A source region 4 and a drain region 5 having a higher electron concentration than the n-type active layer 2 are formed by implanting the electrons through the n-type active layer 2. Then, as shown in FIG.
Remove by etching.
そして最後に同図Ｇに示すように、前記半絶縁
性基板１およびゲートパターン３ｂの表面上に、
酸化シリコン（SiO2）膜、窒化シリコン
（Si3N4）膜などの絶縁膜９を形成したのち、前
記ソース領域４およびドレイン領域５の一部表面
上に、それぞれソース電極６およびドレイン電極
７を選択的に形成して、目的とするGaAs−FET
を構成するのである。 Finally, as shown in FIG. G, on the surfaces of the semi-insulating substrate 1 and gate pattern 3b,
After forming an insulating film 9 such as a silicon oxide (SiO 2 ) film or a silicon nitride (Si 3 N 4 ) film, a source electrode 6 and a drain electrode 7 are formed on partial surfaces of the source region 4 and drain region 5, respectively. By selectively forming the desired GaAs-FET
It constitutes.
すなわち、この実施例方法においては、半絶縁
性基板１の表面に、ゲート金属薄膜３ａを形成し
たのちに、このゲート金属薄膜３ａを通して動作
層を形成するために、基板１の表面に対する不純
物の汚染、酸化とか、あるいはレジストによる汚
染などを顕著に低減できる。 That is, in this embodiment method, after forming the gate metal thin film 3a on the surface of the semi-insulating substrate 1, in order to form the active layer through the gate metal thin film 3a, the surface of the substrate 1 is contaminated with impurities. , oxidation, resist contamination, etc. can be significantly reduced.
なお、前記実施例方法においては、半絶縁性基
板１に対し、ゲート金属薄膜３ａを通してソース
領域４およびドレイン領域５を形成する場合につ
いて述べたが、ゲートパターン３ｂをマスクとし
て、ゲート金属薄膜３ａをエツチング除去したの
ちに、これらのソース領域４およびドレイン領域
５を形成してもよく、またｎ形の動作層２、ソー
ス領域４、ドレイン領域５を用いる場合について
述べたが、ｐ形の場合についても同様である。 Incidentally, in the method of the above embodiment, a case was described in which the source region 4 and the drain region 5 were formed through the gate metal thin film 3a on the semi-insulating substrate 1, but the gate metal thin film 3a was formed using the gate pattern 3b as a mask. The source region 4 and drain region 5 may be formed after etching is removed.Also, although the case where n-type active layer 2, source region 4, and drain region 5 are used has been described, the case where p-type is used is described. The same is true.
また、前記実施例方法では、半絶縁性GaAs基
板の場合について述べたが、必ずしもこれに限定
されるものではなく、インジウム・リン（InP）
などのその他の半絶縁性半導体基板を用いる場合
にも適用できることは勿論である。 Further, in the above embodiment method, the case of a semi-insulating GaAs substrate was described, but it is not necessarily limited to this, and indium phosphide (InP), etc.
Of course, the present invention can also be applied to cases where other semi-insulating semiconductor substrates such as the above are used.
以上詳述したようにこの発明方法によれば、当
初の工程で半絶縁性半導体基板の主面部、つまり
表面上に、高融点ゲート金属薄膜を形成するよう
にしたので、この半絶縁性半導体基板の表面がレ
ジストなどに触れて汚染されたりせず、また不純
物による汚染、酸化などを受ける惧れもなく、従
つてFETのしきい値電圧などの特性が変化せず、
併せて動作層とゲート電極との接合を安定にかつ
再現性良く形成し得るなどの特長を有するもので
ある。
As detailed above, according to the method of the present invention, a high melting point gate metal thin film is formed on the main surface, that is, the surface, of a semi-insulating semiconductor substrate in the initial step, so that the semi-insulating semiconductor substrate The surface of the FET will not be contaminated by contact with resist, etc., and there is no risk of contamination by impurities or oxidation, and therefore the characteristics such as the threshold voltage of the FET will not change.
Additionally, it has the advantage of being able to form a bond between the active layer and the gate electrode stably and with good reproducibility.
第１図ＡないしＧはこの発明に係る電界効果ト
ランジスタの製造方法の一実施例を工程順に示す
それぞれ断面図であり、また第２図ＡないしＣは
同上従来例方法を工程順に示すそれぞれ断面図で
ある。
１……半絶縁性GaAs基板（半絶縁性の半導体
基板）、２……ｎ形GaAs動作層（動作層）、３ａ
……高融点ゲート金属薄膜、３ｂ……ゲートパタ
ーン、４……ソース領域、５……ドレイン領域、
６……ソース電極、７……ドレイン電極、８……
フオトレジスト膜、９……絶縁膜。
1A to 1G are cross-sectional views showing an embodiment of the method for manufacturing a field-effect transistor according to the present invention in the order of steps, and FIGS. 2A to C are sectional views showing the conventional method as described above in the order of steps. It is. 1... Semi-insulating GaAs substrate (semi-insulating semiconductor substrate), 2... N-type GaAs operating layer (active layer), 3a
...High melting point gate metal thin film, 3b... Gate pattern, 4... Source region, 5... Drain region,
6... Source electrode, 7... Drain electrode, 8...
Photoresist film, 9...Insulating film.
Claims (1)
ース、ドレインの各領域、および動作層をそれぞ
れに形成する電界効果トランジスタの製造方法に
おいて、前記半絶縁性半導体基板の主面上に、ま
ず高融点ゲート金属薄膜を形成したのち、同半絶
縁性半導体基板の所要部分に対し、この高融点ゲ
ート金属薄膜を通してイオン注入法により動作層
を選択的に形成する工程と、ついで前記高融点ゲ
ート金属薄膜を選択的にエツチングして、前記動
作層上にゲート電極を形成する工程とを含むこと
を特徴とする電界効果トランジスタの製造方法。1. In a method for manufacturing a field effect transistor in which gate, source, drain regions, and an active layer are respectively formed on the main surface of a semi-insulating semiconductor substrate, first, on the main surface of the semi-insulating semiconductor substrate, After forming a high melting point gate metal thin film, a step of selectively forming an active layer on a required portion of the semi-insulating semiconductor substrate by ion implantation through the high melting point gate metal thin film; A method for manufacturing a field effect transistor, comprising the step of selectively etching a thin film to form a gate electrode on the active layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60017802A JPS61174773A (en) | 1985-01-30 | 1985-01-30 | Manufacture of field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60017802A JPS61174773A (en) | 1985-01-30 | 1985-01-30 | Manufacture of field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61174773A JPS61174773A (en) | 1986-08-06 |
| JPH0322696B2 true JPH0322696B2 (en) | 1991-03-27 |
Family
ID=11953848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60017802A Granted JPS61174773A (en) | 1985-01-30 | 1985-01-30 | Manufacture of field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174773A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2567845B2 (en) * | 1986-08-27 | 1996-12-25 | 株式会社東芝 | Method for manufacturing field effect transistor |
-
1985
- 1985-01-30 JP JP60017802A patent/JPS61174773A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61174773A (en) | 1986-08-06 |
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