JPH0323940B2

JPH0323940B2 -

Info

Publication number: JPH0323940B2
Application number: JP60298705A
Authority: JP
Inventors: Mikio Yonekura
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1985-12-30
Filing date: 1985-12-30
Publication date: 1991-04-02
Also published as: JPS62157961A

Description

【発明の詳細な説明】＜産業上の利用分野＞本発明はプロセツサへの割込制御方法にかか
り、特に１系統のバス上に複数のプロセツサが接
続されたマルチプロセツサシステムの割込制御方
法に関する。

＜従来技術＞プロセツサ１台当たりの仕事量を軽減したり、
プロセツサの並列運転により高速処理を行うなど
の場合に、１系統のバス上に複数のプロセツサを
接続したいわゆるマルチプロセツサシステムが用
いられる。

このマルチプロセツサシステムにおいて、各プ
ロセツサは独立に処理動作を行うこともできる
が、必要によりプロセツサ間で割込をかけたい場
合がある。

＜発明が解決しようとしている問題点＞ところが、特別な割込信号線を用いて任意のプ
ロセツサ相互間で割込をかけられるようにするた
めには、通常のバス線のほかに多数の配線をプロ
セツサ間に施さなければならず、配線が煩わしい
ばかりか、誤配線の恐れも高くなつてくる。

本発明は、上記従来技術の欠点に鑑みなされた
もので特別な割込用信号線を用いなくても任意の
プロセツサ間で割込制御をかけられるマルチプロ
セツサシステムの割込制御装置を提供すること
を、その目的とする。

＜問題点を解決するための手段＞第１図は、本発明の一実施例にかかる割込制御
装置のブロツク図である。図中、１，２，３……
は１系統のバス１０に共通接続されたプロセツ
サ、１１０，２１０，３１０はバス１０の一部と
接続されてプロセツサを割込受付可能状態にする
割込受付部、１２０，２２０，３２０はバス１０
の一部と接続されて発信元情報を受け、所定の条
件下で当該プロセツサに発信元情報を含む割込信
号を出力する割込発生記憶部である。

＜作用＞たとえば、プロセツサ１からプロセツサ２へ割
込をかけようとするときプロセツサ１はアドレス
として0FFE1H（Ｈは16進コードであることを示
す……第２図参照）を出力する。アドレスデータ
のうち下位５ビツトデータＡ００〜Ａ０４は割込
発生記憶部２２０に、上位の12ビツトデータＡ０
４〜Ａ１５は割込受付部２１０へ送られる。

続いて、プロセツサ１はデータＤ００〜Ｄ１５
として0FFBHを出力し、更にライト信号をコン
トロール信号として割込受付部２１０へ出力す
る。割込受付部２１０では、Ａ０５〜Ａ１５にか
かるアドレスから割込受付状態になり、データＤ
００〜Ｄ１５からそれがプロセツサ２に対するも
のであることを検出する。

この割込受付部２１０は、ライトパルスが発生
したタイミングで割込受付信号を割込発生記憶部
２２０へ出す。

割込発生記憶部２２０は、割込受付信号を受け
ると、LSB（Least Significant Bit）から数えて
５番目のビツトＡ０４にかかるデータ（＝“０”）
の反転出力（＝“１”）を内蔵の割込レジスタ２２
４のビツト１（アドレスＡ００〜Ａ０３の２進数
で示されるビツト位置であり、設例では0001であ
るから、ビツト１）に記憶する。尚、ビツト位置
の呼び方をLSBから順にビツト０、ビツト１、
ビツト２、……ビツト15とする。

これにより、プロセツサ２は割込レジスタ２２
４のいずれかのビツト位置に“１”が記憶された
ことで自分の割込がかかつたことを認識でき、し
かも“１”が記憶されている割込レジスタ２２４
のビツト位置で割込発信元がプロセツサ１である
ことを識別できる。

尚、アドレスＡ０４にかかるデータ“０”が割
込データとなる。

＜実施例＞以下、本発明の一実施例を第１図に基づいて説
明する。

各々16ビツトのアドレスバス２０とデータバス
３０、並びにコントロールバス４０から成るバス
１０が１系統分配設されている。

このバス１０に、複数のプロセツサ１，２，
３，……が接続されている。

各プロセツサ毎に、例えばプロセツサ２に対し
て例示したような割込受付部１１０，２１０，３
１０……と割込発生記憶部１２０，２２０，３２
０が装備されてモジュール１、２、３、……が形
成されている。

割込受付部２１０はアドレスバス２０のうち、
Ａ０４〜Ａ１５と接続されたデコーダ２１２と、
このデコーダ２１２の２つの出力と入力側が接続
されたノア２１４と、データバス３０のＤ０１〜
Ｄ１５全てと接続されたセレクタ２１６と、前記
ノア２１４、セレクタ２１６及びコントロールバ
ス４０（ライトパルス）と接続された２つの反転
入力を含むアンドゲート２１８とから構成されて
いる。

デコーダ２１２は、入力アドレスのうちＡ０５
〜Ａ１５が全て“１”、Ａ０４が“０”のとき一
方の出力端子Ｐ１から“１”を出力し、入力アド
レスＡ０４〜Ａ１５が全て“１”のとき他方の出
力端子Ｐ２から“１”を出力するようになつてい
る。従つて、ノア２１４はアドレスＡ０５〜Ａ１
５が全て“１”であれば割込受付可能状態となり
“０”を出力することになる。

ただし、このノアからの“０”の出力は、全て
のプロセツサ１，２，３……の割込受付部で同時
に生じる。

セレクタ２１６には、データ入力のほかに、
ID番号として自分が属するプロセツサに特定さ
れている数値２が入力されており、データ入力Ｄ
００〜Ｄ１５のうちID番号（＝２）で示された
下から２桁目のビツトとD2におけるデータのみ
を出力する。すなわち、Ｄ０２が“０”であると
き“０”を出力し、“１”であれば“１”を出力
するようになつている。これにより、プロセツサ
２が割込先として指定されていることを検出する
ことになる。

尚、プロセツサｉ（ｉ＝１、２、３、……、15）
のID番号はｉであるとする。

アンドゲート２１８はノア２１４及びセレクタ
２１６から“０”を入力した状態で、他から
“１”のライトパルスを入力すると“１”を割込
受付信号として外部に出力するようになつてい
る。

一方、割込発生記憶部２２０は、アドレスＡ０
４を入力するインバータ２２２と、このインバー
タ２２２の出力がデータ端子に入力されると共に
アドレスＡ００〜Ａ０３がアドレス端子に出力さ
れ、また前記割込受付部２１０の出力がクロツク
端子に入力され、出力側が16ビツトでプロセツサ
２に接続されている割込レジスタ２２４とから成
る。

インバータ２２２はＡ０４を入力を反転して割
込レジスタ２２４に出力する。尚、Ａ０４が
“０”のとき割込が要求されている。

割込レジスタ２２４はデータ端子に“１”が入
力されているとき（Ａ０４＝“０”）、クロツク端
子の入力の立ち上がりで、そのときアドレスＡ０
０〜Ａ０３の２進数で指定されたビツト位置に
“１”を記憶する。尚、割込レジスタ２２４の出
力はデータバス３０と同じビツト幅を持つてい
る。又、データ端子入力が“１”のときは割込要
求によりセツト、“１”のときは割込処理完了後
のクリア動作となる。

プロセツサ２は、割込レジスタ２２４のいずれ
かのビツトが“１”となつたことで自分に割込要
求が発生していることを識別でき、又“１”とな
つたビツト位置から割込発信元を識別することが
できる。

割込処理を行うためのアドレスバスに与えられ
る情報は例えば第２図に示すように構成され、Ａ
００〜Ａ０３で割込発信元のID番号が示される。
たとえば割込発信元がプロセツサ１であれば0001
（＝１）、プロセツサ２であれば0010（＝２）、プロ
セツサ３であれば0011（＝３）……となる。又、
Ａ０４の“０”で割込レジスタ２２４のＡ００〜
Ａ０３で示されるビツト位置のセツト、Ａ０４の
“１”で割込レジスタのＡ００〜Ａ０３で示され
るビツト位置のリセツトが行われ、Ａ０５〜Ａ１
５が全て“１”になつたこと及びデータＤ００〜
Ｄ１５で自分の所属するプロセツサが特定された
ことで割込レジスタの内容変更可能となる。

また、割込処理を行うためのデータバスに与え
られる情報は、プロセツサ１に割込をかけたいと
きはＤ０１（ビツト１）を“０”、プロセツサ２
に割込をかけたいときはＤ０２（ビツト２）を
“０”、プロセツサ３に割込をかけたいときはＤ０
３（ビツト３）を“０”という具合に構成され
る。

前記プロセツサ２に対する割込受付部２１０と
割込発生記憶部２２０と同様のものは、各プロセ
ツサ毎に設けられており、プロセツサ１，３，…
…に対して各々割込受付部１１０，３１０，……
割込発生記憶部１２０，３２０，……が備えられ
ている。尚、割込受付部１１０，３１０……内の
セレクタ（図示せず）に与えられるID番号は１、
２、３、……である。

次に上記実施例の全体的な動作について説明す
る。

プロセツサ１がプロセツサ２に割込をかけたい
場合、第２図に示すアドレス0FFE1Hと第３図に
示すデータ0FFFBHをアドレスバス２０とデー
タバス３０に出した後、ライトパルスをコントロ
ールバス４０内のライト線に出力する。

プロセツサ２側では、デコーダ２１２が
0FFEXH（Ｘは任意）をデコードしてＰ１端子か
ら“１”を出力する。これによりノア２１４から
“０”が出力される。尚、他のプロセツサ３にお
いても同様である。

又、セレクタ２１６は入力したデータＤ００〜
Ｄ１５のうちID番号で示されるビツト位置の内
容、すなわちビツト２の“０”を出力する。尚、
他のプロセツサのセレクタは“１”を出力するよ
つて、プロセツサ２にかかる割込受付部２１０の
みのアンドゲート２１８がライトパルスを入力し
たときレベル“１”を出力する。

一方、割込発生記憶部２２０では、インバータ
２２２の入力Ａ０４が“０”であるため割込レジ
スタ２２４のデータ端子に“１”が入力され、ま
たアドレス入力端子にＡ００〜Ａ０３の“0001”
（＝１）が入力される。

従つて、割込受付部２１０から“１”の割込受
付信号をクロツクパルスとしてクロツク端子に入
力すると、割込レジスタ２２４はセツト状態とな
りＡ００〜Ａ０３で示される第１ビツト位置に
“１”を記憶する。

割込レジスタ２２４のいずれかのビツト位置に
“１”が記憶されることでプロセツサ２は自分に
割込要求が生じたことを認識し、しかも“１”の
ビツト位置より割込信号発信元を認識できる。

しかる後、プロセツサ２は所定の割込処理ルー
チンを開始する。

所定の割込処理ルーチンを終わつたところでプ
ロセツサ２は、アドレス0FF1Hをアドレスバス
２０に与えデータ0FFFBHをデータバス３０に
与えた後ライトパルスを出力する。

今度は、Ａ０４が“１”なので割込レジスタ２
２４のデータ端子NI“０”が入力され、アドレス
入力端子には“0001”が入力される。そして、ア
ンドゲート２１８からクロツクパルスが出力され
るため割込レジスタ２２４のビツト１の内容は
“１”→“０”にクリアされ、初期状態に戻る。

これにより、プロセツサ２に対する割込要求信
号もネゲートされる。

このようにして、プロセツサ１からプロセツサ
２への割込が実行される。

プロセツサ３に割込をかけたい場合はアドレス
Ａ００〜Ａ１５として0FFE1をアドレスバス２
０に出力し、データＤ００〜Ｄ１５として
0FFF7Hをデータバス３０へ出力すればよい。
尚、データが0000Hの場合は、すべてのプロセツ
サ１，２，３……の割込レジスタがセツトされる
ことになる。

＜発明の効果＞以上説明したように本発明によれば、割込用の
特別な信号線を用いることなく、通常のバスのみ
で任意のプロセツサ間で割込をかけることができ
配線上の負担が減る。また。割り込まれた側から
割込要求元を識別することができ、割込処理に多
様性を持たせることができ、更に１対多数の割込
も一度に行え、時間的な無駄がない。すなわち、
本願発明によれば１つのプロセツサより２以上の
プロセツサに対して同時に割込みをかけることが
可能であるため、各割込み先プロセツサに個別に
割込みをかけなくてもよく、システムのスループ
ツトを向上できる。

【図面の簡単な説明】

第１図は本発明の一実施例にかかるマルチプロ
セツサシステムを示すブロツク図、第２図は割込
用アドレスの構成例を示す説明図、第３図は割込
用データの構成例を示す説明図である。１，２，３……プロセツサ、１０……バス、１
１０，２１０，３１０……割込受付部、１２０，
２２０，３２０……割込発生記憶部、２１２……
デコーダ、２１６……セレクタ、２２４……割込
レジスタ。

Claims

【特許請求の範囲】１系統のバス上に複製のプロセツサを接続した
マルチプロセツサシステムの割込制御方法におい
て、各プロセツサに予め固有のID番号を付してお
き、割込発生元であるプロセツサは自分のID番
号をアドレスバスに出力し、同時に割込先である
１つないしは複数のプロセツサの各ID番号に対
応するデータバスのビツトを変化させ、各プロセツサはデータバスのうち自分のID番
号に対応するビツトが変化していれば自分に対す
る割込要求があると判断し、アドレスバスから割
込発生元のID番号を取り込むことを特徴とする
マルチプロセツサシステムの割込制御方法。