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JPH0324061B2 - - Google Patents
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JPH0324061B2 - - Google Patents

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JPH0324061B2
JPH0324061B2 JP56174038A JP17403881A JPH0324061B2 JP H0324061 B2 JPH0324061 B2 JP H0324061B2 JP 56174038 A JP56174038 A JP 56174038A JP 17403881 A JP17403881 A JP 17403881A JP H0324061 B2 JPH0324061 B2 JP H0324061B2
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JP
Japan
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extension
layer
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Yoshiro Nakayama
Hidetake Suzuki
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Fujitsu Ltd
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    • H10W20/40Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes

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  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 本考案は半導体装置に係り、特に化合物半導体
よりなる半導体装置の電極配線構造に関する。
GaAsのような化合物半導体よりなる半導体装
置においては、材質を異にする2種類以上の電極
配線を具備する場合が多い。例えばGaAsを用い
たMES FETは、n型のGaAs層(能動層)上に
GaAsとシヨツトキ接触を形成するアルミニウム
(Al)やチタン・タングステン(TiW)等よりな
るゲート電極と、n型またはn+型GaAsとオーミ
ツク接触を形成する金・ゲルマニウム(AuGe)
等を用いて形成したソース及びドレイン電極を具
備する。
かかる素子を集積化したGaAsICにおいては、
上記2種類の電極配線を電気的に接続する必要を
生じる。第1図にその一例としてインバータ回路
を示す。同図aはインバータ回路素子のパターン
の要部上面図、同図bはインバータ回路図であ
る。
同図において、1,1′はn型またはn+
GaAsよりなる能動層、2,2′及び2″はそれぞ
れMES FET Tr1,Tr2及びTr3のゲート電極で、
能動層1及び1′とシヨツトキ接触をなし、3,
3′,3″は能動層1とオーミツク接触をなすコン
タクト電極で、3,3′はそれぞれTr1のソース
及びドレイン電極、また3′,3″はそれぞれTr2
のソース及びドレイン電極として働く。4,4′,
4″は、上記能動層,ゲート電極及びコンタクト
電極上を含む基板(図示せず)上を被覆する絶縁
膜に開口されたコンタクト窓、5,5′,5″は上
記コンタクト窓4,4′,4″においてコンタクト
電極3,3′,3″より導出されたチタン・白金・
金(Ti−Pt−Au)3層構造よりなる配線、6,
6′は上記ゲート電極2′,2″と配線5′とを接続
するため能動層外に設けられた接続部である。
両図に見られる如くインバータ回路はTr1の負
荷となるTr2のゲート電極2′とソース電極即ち
コンタクト電極3′と次段のTr3のゲート電極
2″とを電気的に接続せねばならない。接続部6,
6′はそのために設けたものであつて、ゲート電
極2′,2″と配線5′とを絶縁性に開孔したコン
タクト窓7,7′を通して接続している。
かかる従来の接続構造は、コンタクト窓7,
7′部において絶縁膜の残渣等に起因する接触不
良が発生し易いこと、また接続部6,6′の寸法
が位置合わせ余裕を見込まねばならないため大き
なものとなり、素子の高密度配列を防げる等の問
題がある。
本発明の目的は上記問題点を解消して、シヨツ
トキ接触をなす電極配線と、オーミツク接触をな
す電極配線とを能動層外に接続部を設けることな
く、直接接続し得る電極配線構造を提供すること
にある。
本発明によれば、上記目的は、絶縁性もしくは
半絶縁性基板と、その表面に部分的に形成された
化合物半導体よりなる少なくとも1つの能動層
と、該能動層のうちの少なくとも1つの表面に配
設され該化合物半導体とシヨツトキ接触を形成す
る金属よりなる第1の電極とを具備し、前記能動
層のうちの少なくとも1つの表面に接して前記第
1の電極の延長部が延在し、該延長部の当該能動
層上に配設された部分に当該能動層とオーミツク
接触された金属層が該延長部に沿つて側面及び上
部から直に接してなる第2の電極を具備してなる
ことにより達成される。
以下本発明の一実施例を図面により説明する。
本実施例は前記インバータ回路を本発明を用いて
作成した例であつて、第2図はその上面図、第3
図は第2図の−矢視部断面図であつて、第1
図と同一部分は同一符号で示してある。
本実施例では、GaAsとシヨツトキ接触を形成
するチタン・タングステンのシリサイド
(TiWSi)のような金属よりなる第1の電極即ち
Tr1,Tr2,Tr3のゲート電極2,2′,2″のうち
Tr2,Tr3のゲート電極2,2′,2″のうちTr2
Tr3のうちのゲート電極2′,2″は能動層1,
1′表面から、クロム(Cr)等をドープされた半
絶縁性基板11上に延長され、両者は切断される
ことなく連続して形成される。更に上記ゲート電
極2′,2″の延長部12は途中で分岐され、能動
層1表面のTr1のドレイン電極、且つTr2のソー
ス電極形成部に延長配設される(第2図及び第3
図の12′)。このゲート電極2,2′,2″及びそ
の延長部12,12′は、ゲート電極をパターニ
ングするためのホトマスクのパターンを一部変更
することにより、一工程で形成し得る。更に上記
延長部12′の能動層1上に配設された部分はn+
型GaAsとオーミツク接触を形成する金・ゲルマ
ニウム(AuGe)合金属13により被覆されてい
る。このAuGe合金層13は図に見られる如く、
能動層1上に延長部12′を包むように形成され、
延長部12′の三方で能動層1とオーミツク接触
をなす。かくして、オーミツク金属層13がゲー
ト電極用金属層の延長部12′をソースドレイン
方向に跨いで能動層1にオーミツク接触していれ
ば、このゲート電極延長部のシヨツトキ接合がゲ
ートと同様の動作をしても障害は生じない。
上述のようにゲート電極2′,2″の延長部1
2′とこれを覆うAuGe合金層13とからなる第
2の電極14は、Tr1のドレイン及びTr2のソー
ス電極であつて、Tr1のドレイン及びTr2のソー
ス領域は、上記AuGe合金層13,延長分12′
及び12を介して、Tr2及びTr3のゲート電極
2′,2″に接続されることとなる。なお15は絶
縁性を示す。
上記AuGe合金層1は、AuGe合金よりなるコ
ンタクと電極3,3″を形成する工程において同
時に形成することができ、それにはコンタクト窓
3,3″をパターニングするためのホトマスクの
パターンを一部変更するのみでよい。
以上のように構成した本実施例においては、第
2の電極14の幅(第2図において紙面の上下の
方向の寸法)が、従来構造では凡そ6〔μm〕であ
つたのが約4〔μm〕となり、その分だけ能動層を
縮小し得る。また本実施例ではゲート電極2′,
2″の延長部12を配線として用いているので、
第1図に見られる接続部6,6′を設ける必要が
なく、そのため能動層1,1′の間隔を少なくと
も2〔μm〕以上狭くすることが可能となる。
以上説明した如く本発明により、基板及び能動
層とシヨツトキ接触をなす第1の電極と、能動層
とオーミツク接触をなす第2の電極とを接続する
ための接続部が不要となり、また第2の電極形成
に要する面積も小さくなり、素子を微細化、高密
度化し得る。
なお、本発明は使用する電極材料、適用し得る
素子の種類等、前記一実施例に限定されるもので
はなく、種々変形して実施し得ることは言うまで
もない。
【図面の簡単な説明】
第1図a,bは従来の半導体装置を説明するた
めの要部上面図及び要部回路図、第2図及び第3
図はそれぞれ本発明の一実施例を示す要部上面図
及び第2図の−矢視部断面図である。 図において、1,1′は能動層、2,2′,2″
は第1の電極、11は絶縁性または半絶縁性基
板、12,12′は第1の電極の延長部、13は
能動層とオーミツク接触せる金属層、14は第2
の電極を示す。

Claims (1)

  1. 【特許請求の範囲】 1 絶縁性もしくは半絶縁性基板と、その表面に
    部分的に形成された化合物半導体よりなる少なく
    とも1つの能動層と、該能動層のうちの少なくと
    も1つの表面に配設され該化合物半導体とシヨツ
    トキ接触を形成する金属よりなる第1の電極とを
    具備し、 前記能動層のうちの少なくとも1つの表面に接
    して前記第1の電極の延長部が延在し、 該延長部の当該能動層上に配設された部分に当
    該能動層とオーミツク接触された金属層が該延長
    部に沿つて側面及び上部から直に接してなる第2
    の電極を具備してなることを特徴とする半導体装
    置。
JP56174038A 1981-10-29 1981-10-29 半導体装置 Granted JPS5874084A (ja)

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DE8282305765T DE3277892D1 (en) 1981-10-29 1982-10-29 An electrode connection structure in a semiconductor device
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