JPH0324088B2

JPH0324088B2 -

Info

Publication number: JPH0324088B2
Application number: JP56103192A
Authority: JP
Inventors: Yasunori Kobori; Hideo Nishijima; Isao Fukushima; Katsuhiko Goto; Tsunehiko Tejima
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-07-03
Filing date: 1981-07-03
Publication date: 1991-04-02
Also published as: JPS586619A

Description

【発明の詳細な説明】本発明は、一定周期で到来する入力信号を予め
設定された可変時間だけ遅延させて出力する単安
定マルチバイブレータに関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a monostable multivibrator that delays an input signal that arrives at a constant period by a preset variable time and outputs the delayed signal.

従来よりパルス信号の遅延手段として、単安定
マルチバイブレータ（以下モノマルチと略称す
る）が一般に用いられている。 Conventionally, a monostable multivibrator (hereinafter abbreviated as monomulti) has been generally used as a pulse signal delaying means.

第１図に従来のモノマルチ回路の回路図を、第
２図に第１図の回路における要部の信号波形を示
す。第１図において１はIC端子、２は時定数回
路、３はレベル検出器、４は基準電圧源、５は駆
動回路、６は制御回路、７は入力端である。時定
数回路２可変抵抗８、抵抗９、容量１０で構成さ
れる。レベル検出器３はトランジスタ１１〜１
４、抵抗１５，１６およびインバータ１７で構成
され、トランジスタ１１のベース電圧つまりIC
端子１の電圧V₁が、トランジスタ１２のベース
電圧つまり基準電圧V₀より高くなると、インバ
ータ１７の出力Ｓは論理的なＨ（ハイ）レベルに
なる。基準電圧源４は、抵抗１８，１９の分割比
で決まる電圧V₀を出力する。制御回路６はRSフ
リツプフロツプ（以下RS−FFと略す）２０のみ
で構成され、そのＳ入力端子にはレベル検出器３
の出力Ｓが、Ｒ入力端子には遅延されるべき入力
信号INが接続され、その出力Ｑは次段の駆動回
路５に印加される。駆動回路５は抵抗２１，２２
とトランジスタ２３で構成されている。出力端２
４には信号Ｑが接続されている。 FIG. 1 shows a circuit diagram of a conventional monomulti circuit, and FIG. 2 shows signal waveforms of important parts of the circuit of FIG. In FIG. 1, 1 is an IC terminal, 2 is a time constant circuit, 3 is a level detector, 4 is a reference voltage source, 5 is a drive circuit, 6 is a control circuit, and 7 is an input terminal. It is composed of a time constant circuit 2, a variable resistor 8, a resistor 9, and a capacitor 10. Level detector 3 is transistor 11-1
4, resistors 15 and 16, and an inverter 17, and the base voltage of the transistor 11, that is, the IC
When the voltage V ₁ of the terminal 1 becomes higher than the base voltage of the transistor 12, that is, the reference voltage V ₀ , the output S of the inverter 17 becomes a logical H (high) level. The reference voltage source 4 outputs a voltage V ₀ determined by the division ratio of the resistors 18 and 19. The control circuit 6 is composed only of an RS flip-flop (hereinafter abbreviated as RS-FF) 20, and a level detector 3 is connected to its S input terminal.
The input signal IN to be delayed is connected to the R input terminal, and the output Q is applied to the next stage drive circuit 5. The drive circuit 5 includes resistors 21 and 22
and a transistor 23. Output end 2
4 is connected to signal Q.

次に第１図、第２図を参照して動作を説明す
る。まず入力信号INが印加されていない定常時
にはRS−FF２０はセツト状態にあり、したがつ
てその出力Ｑは第２図ｂに示されるようにＨレベ
ルに、またトランジスタ２３はオン状態にあり、
端子電圧V₁は第２図ｄに示されるように、Ｌ（ロ
ー）レベルにある。今、入力信号INが入力端７
に印加されると、RS−FF２０はリセツト状態と
なり出力ＱはＬレベルになり、トランジスタ２３
はオフ状態となり、この結果、端子電圧V₁は時
定数回路２により定まる時定数に従つて徐々に上
昇していく。 Next, the operation will be explained with reference to FIGS. 1 and 2. First, in a steady state when the input signal IN is not applied, the RS-FF 20 is in a set state, so its output Q is at H level as shown in FIG. 2b, and the transistor 23 is in an on state.
The terminal voltage _V1 is at the L (low) level, as shown in FIG. 2d. Now, the input signal IN is input terminal 7.
When applied to
turns off, and as a result, the terminal voltage V ₁ gradually increases according to the time constant determined by the time constant circuit 2.

端子電圧V₁が或る基準電圧V₀に達すると、レ
ベル検出器３の出力Ｓは第２図ｃに見られるよう
にＬレベルからＨレベルに反転し、RS−FF２０
をセツト状態に再び戻す。この結果、トランジス
タ２３はオンになり、端子電圧V₁はＬレベルに、
従つて信号ＳもＬレベルに戻る。このとき一般
に、端子７に入力信号INが印加された時点から
出力端２４に出力が生じるまでのパルス遅延量
T_Dは入力信号INの周期T₀より短かく設定され、
このときの各部信号の動作波形は第２図の状態Ａ
において示される。 When the terminal voltage _V1 reaches a certain reference voltage _V0 , the output S of the level detector 3 is inverted from the L level to the H level as shown in FIG. 2c, and the RS-FF20
Return to the set state again. As a result, the transistor 23 turns on, and the terminal voltage _V1 goes to L level.
Therefore, the signal S also returns to the L level. At this time, generally, the pulse delay amount from the time when the input signal IN is applied to the terminal 7 until the output is generated at the output terminal 24
T _D is set shorter than the period T ₀ of the input signal IN,
The operating waveforms of each part signal at this time are state A in Figure 2.
It is shown in

ところが第１図の回路で、可変抵抗８を変化さ
せ抵抗値を大きくしていくと、遅延量T_Dは徐々
に大きくなり、ついには第２図の状態Ｂにおいて
示されるように入力信号INの周期T₀以上に達し、
遅延位相は360゜以上となる。この状態では入力信
号INは分周され、出力端２４における出力Ｑの
周波数は変化してしまう。また遅延量T_Dが、周
期T₀よりわずかに短かく設定され、容量１０の
電荷がトランジスタ２３のオン抵抗のため瞬時放
電ができなく、端子電圧V₁が降下している途中
で入力信号INが印加される場合も、同様に所望
遅延量が得られない。すなわち第３図に示される
様に、入力信号INのイによりRS−FF２０はリセ
ツト状態に反転し、端子電圧V₁はＬレベルに達
する前に、再び上昇し始める。この結果、設定遅
延量T_Dに達する以前に端子電圧V₁は基準電圧V₀
に達し、その出力Ｑの遅延量T_D′は設定値と大き
く異なる値となる。さらに次の入力信号INのロ
により、出力Ｑの遅延量は設定値T_Dとなるが、
次の入力信号INのハによる遅延量は短かくT_D′と
なる。つまり２種類の遅延量T_DとT_D′を繰返し出
力することになり、安定な遅延は望めない。 However, in the circuit shown in Fig. 1, when the variable resistor 8 is changed to increase the resistance value, the delay amount T _D gradually increases, and finally, as shown in state B of Fig. 2, the input signal IN becomes The period T reaches ₀ or more,
The delay phase is 360° or more. In this state, the input signal IN is frequency-divided, and the frequency of the output Q at the output terminal 24 changes. In addition, the delay amount T _D is set to be slightly shorter than the period T ₀ , and the charge in the capacitor 10 cannot be instantaneously discharged due to the on-resistance of the transistor 23 , and the input signal IN is dropped while the terminal voltage V ₁ is falling. Similarly, when the desired amount of delay is applied, the desired amount of delay cannot be obtained. That is, as shown in FIG. 3, the RS-FF 20 is inverted to the reset state by the input signal IN, and the terminal voltage _V1 starts to rise again before reaching the L level. As a result, the terminal voltage V ₁ reaches the reference voltage V ₀ before reaching the set delay amount T _D
, and the delay amount T _D ' of the output Q becomes a value significantly different from the set value. Furthermore, due to the next input signal IN, the delay amount of the output Q becomes the set value T _D.
The amount of delay due to C of the next input signal IN is short and becomes T _D '. In other words, two types of delay amounts T _D and T _D ' are repeatedly output, and a stable delay cannot be expected.

以上の様に設定遅延量T_Dが入力信号の周期T₀
に近づくと出力信号Ｑはその遅延時間が不安定と
なり、さらに設定遅延量T_Dを大きくすると遂に
は入力信号INを分周してしまう。このため設計
時には遅延量T_Dの設定可変幅を狭くして、上述
のような誤動作を招かぬようにする必要があつ
た。さらに可変抵抗８や容量１０の絶対値のばら
つきなどにより、実際に確保できる遅延時間の可
変幅は、入力信号の一周期を360度とした場合、
約220度にするのが限度であつた。ところが実際
のモノマルチでは、300度以上の可変幅を必要と
する使用方法が多く、これを満足するためのモノ
マルチ回路の改善にこれまで苦慮していた。たと
えばVTRのトラツキング可変幅や信号発生器な
どの遅延幅などが300度以上を必要とする場合で
ある。 As shown above, the set delay amount T _D is the input signal period T ₀
When approaching , the delay time of the output signal Q becomes unstable, and if the set delay amount T _D is further increased, the frequency of the input signal IN will eventually be divided. Therefore, at the time of design, it was necessary to narrow the variable range of setting of the delay amount T _D to avoid the above-mentioned malfunction. Furthermore, due to variations in the absolute values of the variable resistor 8 and capacitor 10, the variable width of the delay time that can actually be secured is as follows, assuming that one cycle of the input signal is 360 degrees.
The limit was about 220 degrees. However, in actual monomultis, there are many uses that require a variable width of 300 degrees or more, and up until now we have struggled to improve monomultiplex circuits to meet this requirement. For example, this is the case when the tracking variable width of a VTR or the delay width of a signal generator requires 300 degrees or more.

本発明の目的は、上記した従来技術の欠点をな
くして、遅延量の設定可変幅をほぼ入力信号の一
周期にわたつて確保できると共に、IC化にも適
したモノマルチを提供することにある。 An object of the present invention is to eliminate the above-mentioned drawbacks of the conventional technology, and to provide a monomultiplier that can ensure a variable range of delay setting over almost one cycle of an input signal, and is also suitable for IC implementation. .

本発明は、入力信号が印加されたときのモノマ
ルチの状態を検出し、その検出状態により時定数
回路を適切に制御駆動し、モノマルチ出力と入力
信号の論理演算出力を遅延とすることにより、遅
延出力が入力信号の一周期以上にはなり得ないよ
うにした点に特徴がある。 The present invention detects the state of the monomulti when an input signal is applied, appropriately controls and drives a time constant circuit based on the detected state, and delays the monomultiple output and the logic operation output of the input signal. , is characterized in that the delayed output cannot exceed one cycle of the input signal.

本発明の一実施例を第４図にブロツク図で示
し、同図の回路動作時の要部の信号波形を第５図
に示す。第４図において第１図におけるのと同一
機能のものは同一番号を付してある。 An embodiment of the present invention is shown in a block diagram in FIG. 4, and FIG. 5 shows signal waveforms of important parts during operation of the circuit in the same figure. Components in FIG. 4 that have the same functions as those in FIG. 1 are given the same numbers.

ここで２５はレベル検出器であり、制御回路６
はRS−FF２０，Ｄ−FF２６，AND２７，
NAND２８〜３０およびインバータ３１，３２
で構成される。次に第４図、第５図を参照して動
作を説明する。 Here, 25 is a level detector, and a control circuit 6
is RS-FF20, D-FF26, AND27,
NAND28-30 and inverters 31, 32
Consists of. Next, the operation will be explained with reference to FIGS. 4 and 5.

まず入力信号INの印加されていない定常時に
は、モノマルチとしての動作は安定状態にあり、
RS−FF２０はセツト状態に、Ｄ−FF２６のＱ
出力はＨレベルに、出力はＬレベルにある。こ
のときNAND２９の入力は入力信号INがＬレベ
ルであることよりＨレベルである。またRS−FF
２０はセツト状態であり、その出力はＬレベル
にある。したがつてNAND３０の出力Ｂは第５
図ｆにみられるようにＨレベルにあり、したがつ
て駆動回路５によりIC端子１の端子電圧Ｖ１は
第５図ｈにみられるようにＬレベルにある。レベ
ル検出器３，２５の出力は共にＬレベルにある。 First, during steady state when the input signal IN is not applied, the operation as a monomulti is in a stable state.
RS-FF20 is in the set state, Q of D-FF26 is
The output is at H level and the output is at L level. At this time, the input of the NAND 29 is at H level since the input signal IN is at L level. Also RS−FF
20 is in a set state, and its output is at L level. Therefore, the output B of NAND30 is the fifth
As shown in FIG. 5, it is at H level, and therefore, due to the drive circuit 5, the terminal voltage V1 of IC terminal 1 is at L level, as shown in FIG. The outputs of level detectors 3 and 25 are both at L level.

まず第５図の状態Ａのように遅延量T_Dが信号
周期T₀より短い場合を説明する。上記の定常状
態より入力信号INが、印加されると、AND２７
の出力Ｒは第５図ｃに示すように、Ｈレベルとな
り、RS−FF２０はリセツト状態になる。同時に
Ｄ−FF２６はインバータ３２のＨレベル出力Ｄ
（第５図ｂ参照）を取り込み、その出力はＬレ
ベルを維持する。したがつてNAND２９の出力
はＨレベルを維持し続けるが、RS−FF２０の
出力はＨレベルに反転することにより、NAND
３０の出力Ｂは第５図ｆに示すようにＬレベルと
なる。この結果、駆動回路５の出力は開放状態と
なり、端子電圧Ｖ１は第５図ｈに示すように上昇
し始める。 First, a case where the delay amount T _D is shorter than the signal period T ₀ as in state A in FIG. 5 will be described. When the input signal IN is applied from the above steady state, AND27
The output R becomes H level as shown in FIG. 5c, and the RS-FF 20 enters the reset state. At the same time, D-FF26 is the H level output D of inverter 32.
(see FIG. 5b), and its output maintains the L level. Therefore, the output of NAND29 continues to maintain H level, but the output of RS-FF20 is inverted to H level, so that NAND
The output B of 30 becomes L level as shown in FIG. 5f. As a result, the output of the drive circuit 5 becomes open, and the terminal voltage V1 begins to rise as shown in FIG. 5h.

ここでレベル検出器３，２５には基準電圧源４
より相対的に高い基準電圧VOHと相対的に低い
基準電圧VOLが印加されている。端子電圧Ｖ１
の上昇後間もなくＶ１が低い基準電圧VOLに達
すると、レベル検出器２５の出力はＨレベルにな
り、インバータ３２の出力Ｄを第５図ｂに示すよ
うにＬレベルに反転する。 Here, the level detectors 3 and 25 have a reference voltage source 4
A relatively higher reference voltage VOH and a relatively lower reference voltage VOL are applied. Terminal voltage V1
When V1 reaches the low reference voltage VOL soon after rising, the output of the level detector 25 becomes H level, and the output D of the inverter 32 is inverted to L level as shown in FIG. 5b.

さらに端子電圧Ｖ１が上昇し、高い基準電圧
VOHに達すると、レベル検出器３の出力つまり
RS−FF２０のＳ入力は第５図ｄに示すようにＨ
レベルとなり、RS−FF２０はセツトされ、その
Ｑ出力Ａは第５図ｅに示すようにＨレベルに、
出力をＬレベルに反転する。この結果、NAND
３０はその出力ＢをＬレベルからＨレベルに反転
し、第５図ｆに示すように出力する。この結果、
駆動回路５により再び端子電圧Ｖ１は第５図ｈに
みられるように、Ｌレベルとなる。このときRS
−FF２０の出力と、インバータ３１により反
転された入力信号INとをNAND２８に入力し、
その出力信号OUT（第５図ｇ参照）が出力端２４
に接続されている。 Furthermore, the terminal voltage V1 increases and the reference voltage becomes higher.
When VOH is reached, the output of level detector 3
The S input of RS-FF20 is H as shown in Figure 5d.
level, RS-FF20 is set, and its Q output A goes to H level as shown in Figure 5e.
Inverts the output to L level. As a result, NAND
30 inverts the output B from L level to H level and outputs it as shown in FIG. 5f. As a result,
The drive circuit 5 again brings the terminal voltage V1 to the L level as shown in FIG. 5h. At this time, RS
- Input the output of FF20 and the input signal IN inverted by the inverter 31 to NAND28,
The output signal OUT (see Figure 5g) is output from the output terminal 24.
It is connected to the.

次に遅延量T_Dが信号周期T₀より長く設定され
た状態すなわち第５図Ｂの状態を説明する。この
状態では、端子電圧Ｖ１が高い基準電圧VOHに
達する以前に、次の入力信号INが印加される。
つまりレベル検出器３の出力は常にＬレベルであ
り、RS−FF２０はセツト状態に反転することが
ない。このためRS−FF２０はリセツト状態を持
続し、Ｄ−FF２６はインバータ３２のＬレベル
出力を取り込んでいる。つまりNAND２９の一
方の入力はＨレベルであり、他方の入力には入力
信号INが接続されている。したがつてNAND２
９の出力には入力信号INが反転されて出力され
ることになり、この出力はNAND３０を介して
出力Ｂとなり駆動回路５に入力される。 Next, a state where the delay amount T _D is set longer than the signal period T ₀ , that is, the state shown in FIG. 5B will be explained. In this state, the next input signal IN is applied before the terminal voltage V1 reaches the high reference voltage VOH.
In other words, the output of the level detector 3 is always at the L level, and the RS-FF 20 is never inverted to the set state. Therefore, the RS-FF 20 maintains the reset state, and the D-FF 26 receives the L level output of the inverter 32. That is, one input of the NAND 29 is at H level, and the input signal IN is connected to the other input. Therefore NAND2
The input signal IN is inverted and outputted to the output of the circuit 9, and this output becomes the output B via the NAND 30 and is input to the drive circuit 5.

この結果、端子電圧Ｖ１は高い基準電圧VOH
に達する前に、次の入力信号INにより一度Ｌレ
ベルまで下降し、次に入力信号INがＬレベルに
反転すると同時に再び上昇し始める。このとき入
力信号INのパルス幅は、端子電圧Ｖ１が十分Ｌ
レベルに達するように選定する。 As a result, the terminal voltage V1 becomes the high reference voltage VOH
Before reaching , it once drops to L level by the next input signal IN, and then starts rising again at the same time as input signal IN is inverted to L level. At this time, the pulse width of the input signal IN is such that the terminal voltage V1 is sufficiently low.
Select to reach the level.

一方、NAND２８には、インバータ３１の出
力つまり入力信号INの反転信号と、RS−FF２０
の出力が入力されている。このときRS−FF２
０のリセツト信号は入力されるが、それ以前より
RS−FF２０はリセツト状態にあり、したがつて
この出力はＨレベルにある。この結果、
NAND２８の出力つまり出力信号OUTには、入
力信号INと同様の波形が現れる。 On the other hand, the output of the inverter 31, that is, the inverted signal of the input signal IN, and the RS-FF20 are connected to the NAND28.
The output of is input. At this time, RS-FF2
A reset signal of 0 is input, but the
RS-FF 20 is in a reset state, so its output is at H level. As a result,
A waveform similar to that of the input signal IN appears at the output of the NAND 28, that is, the output signal OUT.

以上のように時定数回路２の時定数を変化させ
て、その遅延予定時間が一周期T₀以上に及ぶ場
合にも第２図Ｂのようにその周波数が変わること
なく、入力信号INの立ち上がりに対する出力信
号OUTの立ち上がり位相を、最大遅延量360゜ま
で安定に遅延させることができる。 As described above, even if the time constant of the time constant circuit 2 is changed and the expected delay time extends over one cycle _T0 , the frequency remains unchanged as shown in Figure 2B, and the input signal IN rises. The rising phase of the output signal OUT can be stably delayed up to a maximum delay amount of 360°.

次に設定遅延量T_Dをほぼ周期T_pに等しく設定
した場合の波形図を第６図に示す。この状態で
は、入力信号INが印加される直前に端子電圧Ｖ
１は第６図ｈにみられるように高い基準電圧
VOHに達し、レベル検出器３からＳ信号が出力
され、従つてRS−FF２０は一旦セツトされる。
この結果、RS−FF２０の出力はＬレベルに、
NAND３０の出力ＢはＨレベルとなる。従つて
その後、端子電圧Ｖ１が低下して低い基準電圧
VOLに達する以前、つまりインバータ３２の出
力ＤがＬレベルの期間内（第６図ｂ参照）に、次
の入力信号INが印加される。このときＤ−FF２
６はＬレベルを取り込むが、AND２７の出力Ｒ
（第６図ｃ参照）はＬレベルを維持する。つまり
RS−FF２０はセツト状態を維持し、Ｄ−FF２
６の出力はＨレベルを維持する。その直後、端
子電圧Ｖ１が更に低下して低い基準電圧VOLに
達すると、インバータ３２の出力Ｄは第６図ｂに
みられるようにＨレベルに変化し、入力信号IN
もＨレベルであることにより、信号Ｒも同じく第
６図ｃにみられるようにＨレベルとなり、RS−
FF２０はリセツトされる。 Next, FIG. 6 shows a waveform diagram when the set delay amount T _D is set approximately equal to the period T _p . In this state, the terminal voltage V immediately before the input signal IN is applied.
1 is a high reference voltage as seen in Figure 6h.
When VOH is reached, the S signal is output from the level detector 3, and therefore the RS-FF 20 is temporarily set.
As a result, the output of RS-FF20 goes to L level,
Output B of the NAND 30 becomes H level. Therefore, after that, the terminal voltage V1 decreases to a low reference voltage.
Before reaching VOL, that is, within the period when the output D of the inverter 32 is at L level (see FIG. 6b), the next input signal IN is applied. At this time, D-FF2
6 takes in the L level, but the output R of AND27
(see FIG. 6c) maintains the L level. In other words
RS-FF20 maintains the set state, and D-FF2
6 maintains the H level. Immediately after that, when the terminal voltage V1 further decreases and reaches the low reference voltage VOL, the output D of the inverter 32 changes to H level as shown in FIG. 6b, and the input signal IN
Since signal R is also at H level, signal R also goes to H level as shown in Figure 6c, and RS-
FF20 is reset.

つまりRS−FF２０の出力はＬレベルに反転
する。このときNAND２９の入力はＤ−FF２６
の出力がＨレベル、入力信号INがＨレベルで
あり、従つてNAND２９の出力はＬレベルであ
る。つまりRS−FF２０の出力がＨレベルに反
転しても、NAND２９のＬレベルにより、
NAND３０の出力ＢはＨレベルを維持する。こ
のときNAND３０の出力Ｂは第６図ｆに示すよ
うに、端子電圧Ｖ１が高い基準電圧VOHに達し
てから、入力信号INの立ち下がり端までＨレベ
ルを持続する。これにより端子電圧Ｖ１は十分に
Ｌレベルに達することができ、安定な作動を繰り
返す。 That is, the output of RS-FF20 is inverted to L level. At this time, the input of NAND29 is D-FF26
The output of NAND 29 is at H level, the input signal IN is at H level, and therefore the output of NAND 29 is at L level. In other words, even if the output of RS-FF20 is inverted to H level, due to the L level of NAND29,
Output B of NAND30 maintains H level. At this time, the output B of the NAND 30 maintains the H level from when the terminal voltage V1 reaches the high reference voltage VOH until the falling edge of the input signal IN, as shown in FIG. 6f. As a result, the terminal voltage V1 can sufficiently reach the L level, and stable operation can be repeated.

以上のように遅延時間T_Dが一周期T₀に近づい
た場合にも第３図のように遅延時間が変化するこ
となく、安定に周期T₀より少し短い遅延量T_Dを
確保することができる。このとき出力信号OUT
（第６図ｇ）はNAND３０の出力Ｂ（第６図ｆ）
と同一波形となる。 As described above, even when the delay time T _D approaches one period T ₀ , the delay time does not change as shown in Figure 3, and it is possible to stably secure a delay amount T _D that is slightly shorter than the period T ₀ . can. At this time, the output signal OUT
(Figure 6g) is the output B of NAND30 (Figure 6f)
The waveform is the same as that of

また第５図の波形図においても出力信号OUT
の立ち上がりと信号Ｂの立ち上がりの位相は全く
等しく、従つて駆動回路５に供給する信号Ｂを出
力信号としても良い。 Also, in the waveform diagram in Figure 5, the output signal OUT
The rising edge of the signal B and the rising edge of the signal B are completely equal in phase, so the signal B supplied to the drive circuit 5 may be used as the output signal.

以上の様に、時定数が大きくなり、設定パルス
幅が入力信号INの周期Toより長くあるいはほぼ
等しく設定されても、出力信号OUTは入力信号
INを分周することなく、その遅延量T_Dは周期To
より大きくなることはなく、安定に動作する。 As described above, even if the time constant becomes large and the set pulse width is set to be longer than or approximately equal to the period To of the input signal IN, the output signal OUT is
Without dividing IN, the delay amount T _D is the period To
It does not become larger and operates stably.

以上のように本発明によれば、従来技術のよう
に時定数を大きく設定した時の回路動作の不安定
さや分周などの誤動作を招くことなく、安定に入
力信号の遅延量をその一周期まで長くすることが
できる。また少ない素子数、簡単な構成であり、
IC化に適した回路である。 As described above, according to the present invention, the delay amount of an input signal can be stably adjusted for one cycle without causing instability of circuit operation or malfunction such as frequency division when the time constant is set large as in the prior art. It can be extended up to. It also has a small number of elements and a simple configuration,
This circuit is suitable for IC implementation.

本発明のモノマルチを、特にVTRのトラツキ
ング調整回路用いることにより、トラツキング可
変幅を従来の1.5倍も拡大することができ、いか
なるテープもほぼトラツキングを合わせることが
可能となり、製品互換性を大きく向上することが
できる。 By using the monomulti of the present invention, especially the tracking adjustment circuit of a VTR, the tracking variable width can be expanded by 1.5 times compared to conventional methods, making it possible to match the tracking of almost any tape, greatly improving product compatibility. can do.

[Brief explanation of the drawing]

第１図は従来の単安定マルチバイブレータの回
路を示す回路図、第２図は第１図の回路の或る動
作状態における要部の信号波形を示す波形図、第
３図は同じく第１図の回路の他の動作状態におけ
る要部の信号波形を示す波形図、第４図は本発明
の一実施例を示す回路図、第５図は第４図の回路
の或る動作状態における要部の信号波形を示す波
形図、第６図は第４図の回路の他の動作状態にお
ける要部の信号波形を示す波形図、である。符号説明、２……時定数回路、３，２５……レ
ベル検出器、４……基準電圧源、６……制御回
路、２０……RS−FF、２６……Ｄ−FF。 Figure 1 is a circuit diagram showing a conventional monostable multivibrator circuit, Figure 2 is a waveform diagram showing signal waveforms of important parts of the circuit in Figure 1 in a certain operating state, and Figure 3 is the same as Figure 1. FIG. 4 is a circuit diagram showing an embodiment of the present invention, and FIG. 5 is a waveform diagram showing the main parts of the circuit in FIG. 4 in a certain operating state. FIG. 6 is a waveform diagram showing signal waveforms of important parts of the circuit of FIG. 4 in other operating states. Explanation of symbols, 2... Time constant circuit, 3, 25... Level detector, 4... Reference voltage source, 6... Control circuit, 20... RS-FF, 26... D-FF.

Claims

[Claims] 1. A monostable multivibrator that outputs an input signal that arrives at a constant period after delaying it for a predetermined period of time, and when driven, outputs a voltage that changes according to a preset time constant. a time constant circuit for specifying a delay time by the time constant circuit; a level detection means for detecting the level of the output voltage from the time constant circuit; a driving means for driving the time constant circuit when there is no control signal; and the level detection means. and when the time constant of the time constant circuit is set shorter than the arrival period of the input signal, the control signal is generated by the output of the holding circuit, and the control signal is generated when the input signal arrives. When the time constant of the time constant circuit is set to be substantially close to the arrival period of the input signal, the control signal is generated by the output of the holding circuit, and when the input signal arrives, the control signal is stopped. The control signal continues to be generated by the input signal under the control of the output of the level detection means, and when the input signal disappears, the control signal is stopped, and the time constant of the time constant circuit is set to the arrival of the input signal. and state control means for generating the control signal according to the input signal under control of the output of the level detection means when the period is set longer than the period, and stopping the control signal when the input signal disappears. A monostable multivibrator featuring: