JPH0325879B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の技術分野〕 この発明は、機能「書込み」および「消去」の
１つに応じてプログラム可能であり、機能「読取
り」に応じて電気的に読取り可能であるｍ列ｎ行
に配置されたメモリセルを具備する電気的にプロ
グラム可能なメモリマトリツクスに関するもので
ある。 〔発明の技術的背景〕 技術雑誌Electronics 1980年２月28日 号、第
113頁乃至第117頁にはｍ列ｎ行に配置されたプロ
グラム可能なメモリセルよりなる電気的にプログ
ラム可能なメモリマトリツクスが記載されてい
る。各メモリセルは選択トランジスタとメモリト
ランジスタのソース・ドレイン路の直列配置を備
えている。通常のメモリマトリツクスにおいては
電気的に浮遊状態の電極（浮遊ゲート）を備えた
メモリトランジスタが使用され、このトランジス
タは基体と浮遊ゲート電極との間の薄い酸化物層
を電子がトンネル効果で通り抜けることによつて
蓄積媒体として再充電されることができる。 1980年IEEE International Solid−State
Circuits Conference、Digest of Technical
Paperの第152頁乃至第153頁にはそれぞれｂ個の
メモリセルのメモリグループに配置されているそ
のような形式のメモリセルからなるメモリマトリ
ツクスが示されている。メモリグループはｂ個の
列のｗ個のブロツクでｎ行に組織される。各行に
ｗ×ｂ＝ｍ個の選択トランジスタのゲートは列行
選択線を経てそれぞれ行デコーダのｎ個の出力端
子の１つに接続されている。しかしながら各グル
ープのｂ個のメモリトランジスタの制御ゲートは
共通のプログラミング線に接続され、グループ選
択トランジスタのソース・ドレイン路を経て共通
のブロツク線にブロツクで接続されている。グル
ープ選択トランジスタのゲートは対応する行選択
線に接続されている。したがつて各ブロツクのグ
ループのブロツク的な選択が可能になる。 さらに通常の形式の電気的に消去可能なメモリ
マトリツクスにおいては、メモリセルは列的にそ
れぞれ１本の各行と交差する第１および第２のビ
ツト線に接続され、ブロツク線はブロツク単位で
ブロツク選択トランジスタのソース・ドレイン路
を経てブロツク毎に１個のブロツク信号源に選択
され、ブロツク選択トランジスタのゲートはブロ
ツクデコーダのｗ個の出力端子の１つに接続され
る。 さらにブロツクデコーダの出力端子はｂ個の列
選択トランジスタのゲートに接続され、それら列
選択トランジスタのソース・ドレイン路はそれぞ
れ各ブロツクの第２のビツト線の１つをデータ線
に接続している。 通常のメモリマトリツクスにおいては選択され
た機能「消去」（低抵抗状態）或は「書込み」（高
抵抗状態）に応じて第１のビツト線が接地電位に
接続されることができる。他方第２のビツト線は
「消去」中接地電位に接続され、「書込み」中それ
に対して充分に高い電位に接続され、「読取り」
動作中は読取り電位に接続されることができる。
「消去」および「書込み」動作に対しては選択ト
ランジスタのゲートはプログラミング電位に接続
される。 〔発明の解決すべき課題〕 この発明は、機能「書込み」および「消去」の
１つに応じてプログラム可能であり、機能「読取
り」に応じて電気的に読取り可能であるｍ列ｎ行
に配置されたメモリセルを具備し、それらメモリ
セルは制御ゲートがプログラミング線に接続され
たメモリトランジスタと選択トランジスタのソー
ス・ドレイン路の直列配置をそれぞれ具備してい
る電気的にプログラム可能なメモリマトリツクス
に関するものであり、また前述のデコーダ（ブロ
ツクデコーダ、行レコーダ）の少なくとも１つを
備えたメモリマトリツクスに関するものである。 そのようなメモリマトリツクスは意図した用途
に応じてメモリセルの一部が使用者によつて再プ
ログラミングに利用することができ、一方他の部
分は企業所有の平衡データその他の所有者データ
を蓄積するために使用できる。上述の形式の通常
のメモリマトリツクスおよび周辺回路では使用者
はそれを再プログラミングするためにメモリマト
リツクスの後者の部分にもアクセスすることがで
きる。そのような再プログラミングは意図的或は
不注意により装置の動作中に破壊を生じさせる可
能性があるから非常に好ましくないことである。 このような問題を解決するためにメモリマトリ
ツクスの所定の部分をオーソライズされない人が
アクセスすることを阻止する手段を設けることが
行われている。しかしながら従来のこの種の手段
はそのようなデータを有するメモリ全体をオーソ
ライズされない人のアクセスに対して保護する
か、或いはメモリマトリツクスの所定のアドレス
のアドレス比較によつてそのアドレスのプログラ
ミングの変更を阻止する方式が採用されている。
しかしながら前者ではメモリマトリツクスの一部
分だけに適用することはできず、後者では禁止す
べきアドレスの記憶手段やアドレス比較手段が必
要であるために装置が複雑になる欠点を有してい
る。 この発明は比較的簡単な構成でメモリマトリツ
クスの一部分に対するオーソライズされない人に
よるアクセスを禁止する手段を提供することを目
的としている。 ［課題解決のための手段］ この目的は、電気的にプログラム可能な複数の
メモリセルを具備し、その第１の群の複数のメモ
リセルは任意の者がプログラムするためにアクセ
ス可能であるが、第２の群の複数のメモリセルは
オーソライズされた特定の者以外にはプログラム
するためのアクセスができないように構成されて
いるメモリマトリツクス装置において、メモリセ
ルのアドレスに応じてメモリセルにプログラミン
グ電位を含む複数の電位を選択的に供給する手段
と、メモリセルに対するプログラミング電位の供
給を制御するアドレスデコーダ手段と、このアド
レスデコーダの前記メモリセルに対する前記プロ
グラミング電位の供給の制御を可能にする信号を
アドレスデコーダに供給する手段とを具備し、ア
ドレスデコーダは、前記第１の群の複数のメモリ
セルおよび第２の群の複数のメモリセルに対する
前記プログラム電位の供給を制御する信号をそれ
ぞれ出力する第１のデコーダ部分および第２のデ
コーダ部分を備え、これら第１および第２のデコ
ーダ部分はそれぞれ前記制御を可能にする信号を
入力する入力端子を具備し、前記制御を可能にす
る信号をアドレスデコーダに供給する手段は、プ
ログラミング動作中に第１のデコーダ部分の入力
端子に直接前記制御を可能にする信号を供給する
手段と、前記制御を可能にする信号が入力される
第１の入力端子とオーンライズされた人の選択に
よる制御信号が供給される第２の入力端子と前記
第２のデコーダ部分の入力端子に結合された出力
端子とを具備するゲート回路とを備え、このゲー
ト回路は前記第１および第２の入力端子に前記信
号が同時に供給される時にのみ出力端子に前記制
御を可能にする信号が出力されることを特徴とす
る電気的にプログラム可能なメモリマトリツクス
装置によつて達成される。 このような構成によれば、メモリマトリツクス
中の所定のデータを蓄積したメモリセルをデコー
ダの配線を一部変更し、簡単な構成のゲートを追
加するだけで確実にオーソライズされていない者
によるアクセスから保護することができる。 〔発明の実施例〕 以下、添付図面を参照に詳細に説明する。 第１図に示す電気的にプログラム可能なメモリ
マトリツクスはＭ１１乃至Mmnのｍ×ｎ個のメ
モリセルを具備し、それらのセルは前述の先行技
術文献に示されたような第２図に示すメモリセル
Ｍのような構成のものとすることができる。前記
文献Electronics 1980年２月28日号に詳細に記載
されている形式の電気的な浮遊ゲート電極Fgを
備えたこのメモリセルにおいてはトンネルインジ
エクタＩが設けられ、それは浮遊ゲート電極Fg
に対して両方向に動作し、一方ではメモリトラン
ジスタTsのソース・ドレイン路を経て第１のビ
ツト線Ｘに接続されると共に他方では選択トラン
ジスタTaのソース・ドレイン路を経て第２のビ
ツト線Ｙに接続されている。メモリトランジスタ
Tsの制御ゲートはプログラミング線Ｐに接続さ
れ、一方選択トランジスタTaのゲートは行選択
線Ｚに接続されている。 さらに第１図に示されたような電気的に消去可
能なメモリマトリツクスにおいては、メモリセル
Ｍ１１乃至Mmnはそれぞれｂ列のｗ個のブロツ
クに配列され、それ故それぞれｂ個の電気的に再
プログラム可能なメモリセルを有する蓄積グルー
プが生じる。各グループのメモリトランジスタの
制御ゲートはプログラミング線Ｐ１１乃至Pwn
の中の１つの共通のプログラミング線にそれぞれ
接続されている。これらの各プログラミング線は
グループ選択トランジスタＴ１１乃至Twnの１
つのソース・ドレイン路を経てｗ本のブロツク線
Ｂ１乃至Bwの１本に接続されており、さらにｗ
個のブロツク選択トランジスタTb１乃至Tbwの
１つのソース・ドレイン路を経て接地電位Vo、
読取電位V_L或はプログラミング電位Vbの何れか
を任意に供給することができる。ブロツク選択ト
ランジスタTb１乃至Tbwのゲートおよびそれぞ
れ共同する列選択トランジスタＴ１ｓ乃至Tms
のゲートはそれぞれブロツクデコーダDbのｗ個
の出力端子の１つに接続されている。例えばビツ
ト線Ｙ１乃至Ybはそれぞれｂ個の列選択トラン
ジスタの１つのソース・ドレイン路およびデータ
線Ｌ１乃至Lbを経てデータ回路Ｅ／Ａのｂ個の
出力端子の１つに接続されており、そのデータ回
路を経てワード形式でデータは供給され、読み出
されることができる。 今検討している浮遊ゲート電極そ有するメモリ
トランジスタを使用したメモリセルに関連して、
「消去」という語は拡散領域のその導電型の電荷
が浮遊電位を有する電極として設計された蓄積媒
体に到達することができる動作を呼ぶものであ
る。MNOSメモリトランジスタの場合にはこの
蓄積媒体はゲート絶縁層を形成している酸化層と
窒化層との間の境界面によつて与えられる。した
がつてｎチヤンネル型メモリトランジスタの場合
において「消去」動作中に電子が蓄積媒体中に押
し込まれ、「書込み」動作中にそこから除去され
る。 再プログラムされるようにするメモリセルＭ１
１乃至Mmnのアドレスはデジタル的にブロツク
デコーダDb、列デコーダDzおよびデータ回路
Ｅ／Ａ中に供給される。デコーダDb、Dzに供給
されるデジタルアドレス信号により再プログラム
されるべきメモリセルが決定され、それは第１の
ビツト線Ｘ、第２のビツト線Ｙ、プログラミング
線Ｐおよびアドレスにより選択された行選択線Ｚ
の交差点に配置されている。選択されないセルは
再プログラムされない。 この発明を理解するためには「選択された消
去」、「選択されない消去」、「選択された書込み」
および「選択されない書込み」の機能が重要であ
るから、これらは次表にセルまたは選択線の電位
と共に示されている。Ｍ（１）が選択されたメモ
リセルを示しＭ（０）が選択されないメモリセル
を示すものとすると、第１図に示されたようなメ
モリマトリツクス中において次の機能表中に示さ
れた電位が前述の各線に与えられる。

【表】 この表において、Vteはエンフアンスメント型
電界効果トランジスタ（第１図には示されていな
い）のしきい値電圧を示し、それはＹ線中に配置
されている。またVtdはグループ選択トランジス
タＴ１１乃至Twnのしきい値電圧を示す。 前記表から、例えばメモリセルＭ１１を消去す
る時には正のプログラム電圧Vpがはるかに飽和
状態に駆動されたトランジスタTb1およびT11を
経て制御ゲートに供給され、一方第２のビツト線
Y1は基準電位Voまたは接地電位に接続される。
それ故電子はインジエクタＩから浮遊ゲート電極
Fg中へ注入される。しかしながら、書込み動作
中プログラム電位Vpの近くにある正の電位Vp−
Vtがこの経路中にあるトランジスタにより接地
に対して阻止されている第２のビツト線Y1を経
てプログラミング電圧Vpにより強くオン状態に
駆動されている選択トランジスタTaを経てイン
ジエクタＩに供給され、それ故この場合には浮遊
ゲート電極からインジエクタに電子が注入され
る。 この発明によればメモリセルの或る部分の再プ
ログラムを阻止する可能性が与えられる。すなわ
ち、メモリセルを再プログラムするために必要な
電位を制御ゲート電極に供給する線上の電位が以
下説明するように制限される。 通常の態様で設計された第１図のブロツク図に
示すような行デコーダDzは第３図に示すように
アドレス入力端子Ea1乃至Eaqを具備し、それを
経由してデジタル語の形態で選択されたメモリセ
ル、すなわち選択されたメモリセルM1のアドレ
スが供給される。単にプログラミング信号入力端
子Ezとして示されている機能信号入力端子を経
て機能信号「書込み」「読取り」……が任意に供
給される。行デコーダDzはさらに３つの電圧供
給端子を備え、そこにメモリマトリツクスを動作
させるために必要な電圧或は電位が供給される。
それらは一般に大地の電位に対応している接地電
位Voならびに供給電源電圧Vccおよびプログラ
ム電源電位Vpであり、それらは「書込み」中お
よび「消去」中にプログラムされるべきメモリセ
ルの行選択線に供給される。したがつて、プログ
ラム動作を行わせるために機能信号入力端子Ez
に論理「ゼロ」が供給される時、プログラム電位
Vpが選択された行選択線に現われ、その他の行
選択線はVccである。 出力端子Ｓ１乃至Swがそれら出力端子と関係
するブロツク選択トランジスタTb１乃至Tbwの
ゲートを選択し、同時にまたｂ列選択トランジス
タＴ１ｓ乃至Tmsのゲートをブロツク状態で選
択するブロツクデコーダDbは第３図にかつこを
付した記号で示すように行デコーダDzと同様に
設計される。 第４図のブロツク図においてはこの発明による
電気的にプログラム可能なメモリマトリツクスと
共に使用される行デコーダDzが第３図に示し通
常の設計の行デコーダと比較されている。ブロツ
クデコーダDbについても同様で、その場合の記
号はかつこで示されている。しかしながら第３図
に示された従来のデコーダDz、Dbと異なり、第
４図に示されたこの発明による電気的に再プログ
ラム可能なメモリマトリツクスと共に使用される
行デコーダDz或はブロツクデコーダDbは第１の
デコーダ部分Dz１（Db１）と第２のデコーダ部
分Dz２（Db２）とに分割されている。第１のデ
コーダ部分Dz１（Db１）の機能信号入力端子Ez
１（Eb１）には機能信号が直接供給されるが、
第２のデコーダ部分Dz２（Db２）の機能信号入
力端子Ez２（Eb２）には２個の入力端子Ｅ１お
よびＥ２を備えたゲート回路Ｇの出力端子が接続
されている。この発明によればそれ自体としては
当該技術者に周知の態様のこのゲート回路Ｇは第
１の入力端子Ｅ１がプログラム機能に対応し、同
時に第２の入力端子Ｅ２の入力が第２のデコーダ
部分Dz２（Db２）により制御（選択）される特
定のメモリマトリツクス部分のプログラミングを
許容する特定の値にある時にのみ出力信号がプロ
グラミング機能に対応する値にあるように設計さ
れるべきである。 第４図に示された好ましい実施態様によればゲ
ート回路Ｇはオアゲートであり、その第１の入力
端子Ｅ１は第１のデコーダ部分Dz１（Db１）の
機能信号入力端子Ez１（Eb１）に接続され、そ
の第２の入力端子Ｅ２はそれに供給される入力信
号を反転する。このようにして、第２の入力端
子Ｅ２を基準電位すなわち接地電位Voに接続す
るとき、第２のデコーダ部分Dz２（Db２）の選
択された行は電位Vccに達するだけであり、した
がつて保護されたマトリツクス部分内のプログラ
ミングを不可能にすることが達成される。 第４図に示されたようなゲート回路は第２のデ
コーダ部分Dz２（Db２）により制御されるマト
リツクス部分において平衡したデータを蓄積する
ことが可能になるような電気的に消去可能なメモ
リマトリツクスを使用する装置を製造するとき特
に好ましい。第２のデコーダ部分Dz２（Db２）
の阻止は第２の入力端子Ｅ２を接地することによ
つて簡単に行うことができ、それは例えばあまり
簡単にアクセスすることができない所に設けたス
イツチ、或は接地端子に単にろう付けすることに
よつて行うことができる。一般にこの発明によつ
て行デコーダDzかブロツクデコータDbの何れか
を設計し、例えばテレビジヨン受像機を平衡させ
るために行われるプログラミング動作に従うプロ
グラミングを阻止するためににそれを分割すれば
完全に充分である。しかしながらまた両方のデコ
ーダを分割して設計することも実際上この発明の
技術的範囲に含まれる。この発明は想像できる任
意のｎ行ｍ列を使用するメモリマトリツクスに適
用可能であり、また当然メモリセルがブロツクに
組合されていないようなメモリマトリツクスにも
適用可能であり、或いは単に１行或は１列だけか
らなるメモリマトリツクスにも適用可能である。 以上、特定の装置に関連してこの発明を説明し
たが、この説明は単なる例示に過ぎないものであ
つて、特許請求の範囲に記載された発明の技術的
範囲を制限にするものではない。

【図面の簡単な説明】

第１図は先行技術による電気的にプログラム可
能なメモリマトリツクスのブロツク図を示し、第
２図は第１図のメモリマトリツクス中で使用する
のに適したメモリセルの基本回路図を示す。第３
図は第１図に示された行デコーダDzまたはブロ
ツクデコーダDbのブロツク図であり、第４図は
この発明によるメモリマトリツクスの行デコーダ
またはブロツクデコーダのブロツク図である。 Ｍ１１〜Mmn……メモリセル、Dz……行デコ
ーダ、Db……ブロツクデコーダ、Ｅ／Ａ……デ
ータ回路、Ts……メモリトランジスタ、Ｉ……
インジエクタ、Fg……浮遊ゲート電極、Ta……
選択トランジスタ、Ｘ，Ｙ……ビツト線、Ｚ……
行選択線、Ｐ……プログラミング線、Ea１〜
Eaq……アドレス入力端子、Ez（Eb）……機能信
号入力端子、Ｇ……ゲート回路。

Claims (1)

1. 【特許請求の範囲】 １ 電気的にプログラム可能な複数のメモリセル
   を具備し、その第１の群の複数のメモリセルは任
   意の者がプログラムするためにアクセス可能であ
   るが、第２の群の複数のメモリセルはオーソライ
   ズされた特定の者以外にはプログラムするための
   アクセスができないように構成されているメモリ
   マトリツクス装置において、 前記メモリセルのアドレスに応じてメモリセル
   にプログラミング電位を含む複数の電位を選択的
   に供給する手段と、 前記メモリセルに対するプログラミング電位の
   供給を制御するアドレスデコーダ手段と、 このアドレスデコーダの前記メモリセルに対す
   る前記プログラミング電位の供給の制御を可能に
   する信号をアドレスデコーダに供給する手段とを
   具備し、 前記アドレスデコーダは、前記第１の群の複数
   のメモリセルおよび第２の群の複数のメモリセル
   に対する前記プログラム電位の供給を制御する信
   号をそれぞれ出力する第１のデコーダ部分および
   第２のデコーダ部分を備え、これら第１および第
   ２のデコーダ部分はそれぞれ前記制御を可能にす
   る信号を入力する入力端子を具備し、 前記制御を可能にする信号をアドレスデコーダ
   に供給する手段は、プログラミング動作中に第１
   のデコーダ部分の入力端子に直接前記制御を可能
   にする信号を供給する手段と、前記制御を可能に
   する信号が入力される第１の入力端子とオーソラ
   イズされた人の選択による制御信号が供給される
   第２の入力端子と前記第２のデコーダ部分の入力
   端子に結合された出力端子とを具備するゲート回
   路とを備え、このゲート回路は前記第１および第
   ２の入力端子に前記信号が同時に供給される時の
   み出力端子に前記制御を可能にする信号が出力さ
   れることを特徴とする電気的にプログラム可能な
   メモリマトリツクス装置。 ２ 前記メモリセルは列および行に配列され、選
   択的なプログラミング機能「書込み」および「消
   去」の１つに応じてプログラム可能であり、機能
   「読取り」に応じて電気的に読取り可能であり、
   各メモリセルは制御ゲートを有するメモリトラン
   ジスタとゲートを有する選択トランジスタのソー
   ス・ドレイン路の直列した配置を具備し、前記電
   位を供給する手段は角制御ゲートに接続されたプ
   ログラミング線と、選択された機能「消去」にお
   いて低抵抗状態を与えることができ、また機能
   「書込み」中接地電位に対して高抵抗状態を与え
   ることができる複数の第１のビツト線と、「消去」
   動作中接地電位を、「書込み」動作中接地電位に
   対して充分高い電位を、また「読取り」動作中接
   地電位を与えられることができる複数の第２のビ
   ツト線とを具備し、前記トランジスタの直列の配
   置のそれぞれはこれら第１および第２のビツト線
   間に列的に接続され、「消去」および「書込み」
   の両動作に対して選択トランジスタのゲートをプ
   ログラミング電位に接続するための複数の行選択
   線を有する手段が設けられている特許請求の範囲
   第１項記載のメモリマトリツクス装置。 ３ 行選択線が行デコーダとして動作する前記デ
   コーダの出力端子に接続されている特許請求の範
   囲第２項記載のメモリマトリツクス装置。 ４ 前記電位を供給する手段は前記プログラミン
   グ線に加えて複数の別のプログラミング線を備
   え、前記プログラミング線はメモリセルの行毎の
   グループのメモリトランジスタの制御ゲートに共
   通に接続され、各グループ選択トランジスタがそ
   れぞれプログラミング線とブロツク線との間に接
   続されたソース・ドレイン路とゲートを有し、各
   ブロツク選択トランジスタがブロツクデコーダと
   して作用するために後者のための前記デコーダの
   各出力端子に接続されたゲートをそれぞれ有し、
   各ソース・ドレイン路は各ブロツク線に接地電
   位、読取り電位またはプログラミング電位の何れ
   かを供給する如く動作され、ブロツクデコーダの
   各出力端子もまた列選択トランジスタのゲートに
   接続され、それらのソース・ドレイン路を経て各
   グループの第２のビツト線が選択された電位の１
   つに接続される如く構成されている特許請求の範
   囲第２項記載のメモリマトリツクス装置。 ５ 前記ゲート回路はオアゲートを備え、その第
   １の入力端子は前記第１のデコーダ部分の入力端
   子に接続され、その第２の入力端子はそこに供給
   された限定信号を反転し、第２の入力端子が接地
   または基準電位に接続される時第２のデコーダ部
   分のプログラミングが回避される如く構成されて
   いる特許請求の範囲第１項記載のメモリマトリツ
   クス装置。