JPH0326564B2 - - Google Patents
Info
- Publication number
- JPH0326564B2 JPH0326564B2 JP14886182A JP14886182A JPH0326564B2 JP H0326564 B2 JPH0326564 B2 JP H0326564B2 JP 14886182 A JP14886182 A JP 14886182A JP 14886182 A JP14886182 A JP 14886182A JP H0326564 B2 JPH0326564 B2 JP H0326564B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- conductivity type
- circuit
- voltage
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 claims description 9
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
- G01R19/16576—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 comparing DC or AC voltage with one threshold
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は比較回路の駆動段の構成に関し、特に
基準電位をあらかじめ小さく設定した比較回路の
駆動段トランジスタの配置に関する。
基準電位をあらかじめ小さく設定した比較回路の
駆動段トランジスタの配置に関する。
第１図は従来方式の比較回路を利用した利得制
御回路である。第１図において、１は信号入力端
子、２は増幅器、３は定電流源、４は電源供給端
子である。破線で囲まれた範囲５が比較回路を示
す。比較回路５において、第２の導電型を有する
第１のトランジスタQ1と、第１の導電型を有す
る第２のトランジスタQ2と、第２の抵抗R2と、
第４のキヤパシタC4とによつてバツフア段が成
立つ。差動増幅段は第３〜第５のトランジスタ
Q3〜Q5と、直流電圧源VAとVBと、第３および第
４の抵抗R3，R4と、定電流源３とから成立つ。
御回路である。第１図において、１は信号入力端
子、２は増幅器、３は定電流源、４は電源供給端
子である。破線で囲まれた範囲５が比較回路を示
す。比較回路５において、第２の導電型を有する
第１のトランジスタQ1と、第１の導電型を有す
る第２のトランジスタQ2と、第２の抵抗R2と、
第４のキヤパシタC4とによつてバツフア段が成
立つ。差動増幅段は第３〜第５のトランジスタ
Q3〜Q5と、直流電圧源VAとVBと、第３および第
４の抵抗R3，R4と、定電流源３とから成立つ。
第４および第５のトランジスタQ4，Q5は差動
増幅構成をなし、それぞれのベースには電圧VA，
VBが与えられている。電位の関係がVA＞VBに設
定してあるので、無信号時には定電流源３から送
出される電流I0はすべて第４のトランジスタQ4に
流れる。したがつて、第２、第３、および第５の
トランジスタQ2，Q3，Q5には電流が流れないた
め、第１のトランジスタQ1のペースには電圧が
現れず、第１のトランジスタQ1はオフ状態とな
つている。次に信号入力端子１に入力信号が印加
され、第５のトランジスタQ5のペースにVAとVB
との差電圧〔VA−VB〕以上の信号が印加される
と第５のトランジスタQ5がターンオンする。第
５のトランジスタQ5がオン状態になると第２お
よび第３のトランジスタQ2，Q3に定電流源から
電流I0が流れ、これによつて第１のトランジスタ
Q1のペースに電圧が印加されるため、第１のト
ランジスタQ1がターンオンし、第１のトランジ
スタQ1のコレクタ・エミツタ間のインピーダン
スが変化する。そこで、このインピーダンスと抵
抗R1との比により利得制御を行うことができる。
ところで、第１図に示す従来方式の比較回路では
第１のトランジスタQ1をターンオンさせるため
には、ペース電圧VCとして一般にトランジスタ
のペース・エミツタ間順電圧、すなわち約0.7V
が必要である。しかしながら、パルス性雑音除去
回路のような速い応答速度が要求される回路では
ペース電圧VCはできるだけ小さい方が好ましい。
増幅構成をなし、それぞれのベースには電圧VA，
VBが与えられている。電位の関係がVA＞VBに設
定してあるので、無信号時には定電流源３から送
出される電流I0はすべて第４のトランジスタQ4に
流れる。したがつて、第２、第３、および第５の
トランジスタQ2，Q3，Q5には電流が流れないた
め、第１のトランジスタQ1のペースには電圧が
現れず、第１のトランジスタQ1はオフ状態とな
つている。次に信号入力端子１に入力信号が印加
され、第５のトランジスタQ5のペースにVAとVB
との差電圧〔VA−VB〕以上の信号が印加される
と第５のトランジスタQ5がターンオンする。第
５のトランジスタQ5がオン状態になると第２お
よび第３のトランジスタQ2，Q3に定電流源から
電流I0が流れ、これによつて第１のトランジスタ
Q1のペースに電圧が印加されるため、第１のト
ランジスタQ1がターンオンし、第１のトランジ
スタQ1のコレクタ・エミツタ間のインピーダン
スが変化する。そこで、このインピーダンスと抵
抗R1との比により利得制御を行うことができる。
ところで、第１図に示す従来方式の比較回路では
第１のトランジスタQ1をターンオンさせるため
には、ペース電圧VCとして一般にトランジスタ
のペース・エミツタ間順電圧、すなわち約0.7V
が必要である。しかしながら、パルス性雑音除去
回路のような速い応答速度が要求される回路では
ペース電圧VCはできるだけ小さい方が好ましい。
本発明の目的は第１の導電型の第２のトランジ
スタをターンオン状態に移行させることにより抵
抗とコンデンサの並列回路により構成される時定
数回路がベースに接続された第２の導電型の第１
のトランジスタをターンオン状態にして帰還ルー
プの制御を行う差動増幅形比較回路において、あ
らかじめ第２の導電型のトランジスタをターンオ
ンさせるよりも若干小さなペース電圧を設定して
おき、これによつて第２の導電型のトランジスタ
のペース電位を若干上昇させ、容易にターンオン
させるように構成した駆動回路を具備した比較回
路を提供することにある。
スタをターンオン状態に移行させることにより抵
抗とコンデンサの並列回路により構成される時定
数回路がベースに接続された第２の導電型の第１
のトランジスタをターンオン状態にして帰還ルー
プの制御を行う差動増幅形比較回路において、あ
らかじめ第２の導電型のトランジスタをターンオ
ンさせるよりも若干小さなペース電圧を設定して
おき、これによつて第２の導電型のトランジスタ
のペース電位を若干上昇させ、容易にターンオン
させるように構成した駆動回路を具備した比較回
路を提供することにある。
本発明による比較回路は第１の導電型の第２の
トランジスタをターンオン状態に移行させること
により抵抗とコンデンサの並列回路により構成さ
れる時定数回路がベースに接続された第２の導電
型の第１のトランジスタをターンオン状態にして
帰還ループの制御を行う差動増幅形比較回路を改
良したものである。本発明においては、前記第２
の導電型の第１のトランジスタのベース端子と前
記時定数回路との間に駆動回路が挿入され、前記
駆動回路は定電流回路を有し、前記定電流回路の
定電流を分流し、一方の分流回路は分割抵抗また
はトランジスタの差動回路を介して前記第２の導
電型の第１のトランジスタのベース端子に接続さ
れ、他方の分流回路は前記第１の導電型と同じ導
電型のトランジスタに接続され、前記第１の導電
型と同じ導電型のトランジスタのベース端子を前
記時定数回路に接続して構成し、当該差動増幅形
比較回路出力がないときは前記第２の導電型の第
１のトランジスタのベース電圧をこのトランジス
タをターンオンさせる電圧より若干低い電圧に設
定しておき、当該差動増幅形比較回路出力の出力
によつて前記第１の導電型の第２のトランジスタ
をターンオン状態に移行することによつて、前記
第１の導電型と同じ導電型のトランジスタをター
ンオフ状態に移行させ前記第２の導電型の第１の
トランジスタをターンオンさせるように構成して
ある。
トランジスタをターンオン状態に移行させること
により抵抗とコンデンサの並列回路により構成さ
れる時定数回路がベースに接続された第２の導電
型の第１のトランジスタをターンオン状態にして
帰還ループの制御を行う差動増幅形比較回路を改
良したものである。本発明においては、前記第２
の導電型の第１のトランジスタのベース端子と前
記時定数回路との間に駆動回路が挿入され、前記
駆動回路は定電流回路を有し、前記定電流回路の
定電流を分流し、一方の分流回路は分割抵抗また
はトランジスタの差動回路を介して前記第２の導
電型の第１のトランジスタのベース端子に接続さ
れ、他方の分流回路は前記第１の導電型と同じ導
電型のトランジスタに接続され、前記第１の導電
型と同じ導電型のトランジスタのベース端子を前
記時定数回路に接続して構成し、当該差動増幅形
比較回路出力がないときは前記第２の導電型の第
１のトランジスタのベース電圧をこのトランジス
タをターンオンさせる電圧より若干低い電圧に設
定しておき、当該差動増幅形比較回路出力の出力
によつて前記第１の導電型の第２のトランジスタ
をターンオン状態に移行することによつて、前記
第１の導電型と同じ導電型のトランジスタをター
ンオフ状態に移行させ前記第２の導電型の第１の
トランジスタをターンオンさせるように構成して
ある。
第２図に本発明による比較回路の一実施例を示
す。第１図に示した従来方式の比較回路例と同一
の働きをする素子には、第２図においても同一番
号を付してある。第２図の回路においては、第１
図に示した構成のほかに、駆動回路７が付加して
ある。
す。第１図に示した従来方式の比較回路例と同一
の働きをする素子には、第２図においても同一番
号を付してある。第２図の回路においては、第１
図に示した構成のほかに、駆動回路７が付加して
ある。
第５のトランジスタQ5のペースに信号が印加
されていない時には、第２および第３のトランジ
スタQ2，Q3にはコレクタ電流が流れないので下
式が成立する。
されていない時には、第２および第３のトランジ
スタQ2，Q3にはコレクタ電流が流れないので下
式が成立する。
VD＝VBEQ6＋IQ6／１＋hFEQ6
×R2≒VBEQ6 ……(1)
VE＝R6／R5＋R6×VD≒R6／R5＋R6
×VBEQ6 ……(2)
I6＝IQ6＋IR5
ただしVBEQ6は第６のトランジスタQ6（特許請求
の範囲に記載の第１の導電型と同じ導電型のトラ
ンジスタである）のペース・エミツタ間順電圧で
あり、hFEQ6は第６のトランジスタQ6の電流増幅
率である。また、IQ6は第６のトランジスタQ6エ
ミツタ電流であり、VDは第６のトランジスタQ6
のエミツタ電位である。IR5は第５および第６の
抵抗R5，R6を流れる電流である。
の範囲に記載の第１の導電型と同じ導電型のトラ
ンジスタである）のペース・エミツタ間順電圧で
あり、hFEQ6は第６のトランジスタQ6の電流増幅
率である。また、IQ6は第６のトランジスタQ6エ
ミツタ電流であり、VDは第６のトランジスタQ6
のエミツタ電位である。IR5は第５および第６の
抵抗R5，R6を流れる電流である。
なお、第１の導電型の第２のトランジスタとは
トランジスタQ2を、また、第２の導電型の第１
のトランジスタとはトランジスタQ1を指す。
トランジスタQ2を、また、第２の導電型の第１
のトランジスタとはトランジスタQ1を指す。
定電流源６からの電流I6は電流IR5と電流IQ6と
に分流し、これによつて第１のトランジスタQ1
のペースに電圧VEが印加される。電圧VEは第(2)
式で示されているように、第５および第６の抵抗
R5，R6との比によつて任意に設定することがで
きる。例えば、第５の抵抗R5と第６の抵抗R6と
の比が１対４の場合、第１のトランジスタQ1が
ターンオンするためにはトランジスタQ1のベー
ス・エミツタ間電圧VBEQ1が約0.7V以上になる必
要がある。すなわち、 R6（VBEQ6＋VB）／（R5＋R6） ≧VBE＝VBEQ1 ……(4) 4/5×（VBEQ6＋VB）≧VBEQ1 ……(4)′ VB≧1/4×VBEQ1 ……(4)″ となる。本発明による比較回路を示す第２図の回
路において、増幅器２から信号が入力しておら
ず、第５のトランジスタQ5のベースに信号が印
加されていないときは第２のトランジスタQ2は
ターンオフであり定電流I6は分流されていてIQ6
とIR5となる。電流IR5は抵抗R5とR6に流れ、第
１のトランジスタQ1のベースには4/5VBEQ1の電圧
が加わつた状態の第１のトランジスタQ1はター
ンオフである。
に分流し、これによつて第１のトランジスタQ1
のペースに電圧VEが印加される。電圧VEは第(2)
式で示されているように、第５および第６の抵抗
R5，R6との比によつて任意に設定することがで
きる。例えば、第５の抵抗R5と第６の抵抗R6と
の比が１対４の場合、第１のトランジスタQ1が
ターンオンするためにはトランジスタQ1のベー
ス・エミツタ間電圧VBEQ1が約0.7V以上になる必
要がある。すなわち、 R6（VBEQ6＋VB）／（R5＋R6） ≧VBE＝VBEQ1 ……(4) 4/5×（VBEQ6＋VB）≧VBEQ1 ……(4)′ VB≧1/4×VBEQ1 ……(4)″ となる。本発明による比較回路を示す第２図の回
路において、増幅器２から信号が入力しておら
ず、第５のトランジスタQ5のベースに信号が印
加されていないときは第２のトランジスタQ2は
ターンオフであり定電流I6は分流されていてIQ6
とIR5となる。電流IR5は抵抗R5とR6に流れ、第
１のトランジスタQ1のベースには4/5VBEQ1の電圧
が加わつた状態の第１のトランジスタQ1はター
ンオフである。
一方、第６のトランジスタQ6はIQ6が流れ、タ
ーンオン状態である。
ーンオン状態である。
この状態で、増幅器２より信号が発生するとト
ランジスタQ5がターンオンし第２のトランジス
タQ2がターンオンするので、第６のトランジス
タQ6のベースに加わるベース電位VBが高くなり
トランジスタQ6のIQ6の電流は減少しIR5の電流
が増加する。トランジスタQ6のベースに1/4VBE
が加わると第１のトランジスタQ1のベース電位
はVBEQ1に達するので第１のトランジスタQ1はタ
ーンオンする。したがつて、これによつて応答速
度の速い回路を実現することができる。
ランジスタQ5がターンオンし第２のトランジス
タQ2がターンオンするので、第６のトランジス
タQ6のベースに加わるベース電位VBが高くなり
トランジスタQ6のIQ6の電流は減少しIR5の電流
が増加する。トランジスタQ6のベースに1/4VBE
が加わると第１のトランジスタQ1のベース電位
はVBEQ1に達するので第１のトランジスタQ1はタ
ーンオンする。したがつて、これによつて応答速
度の速い回路を実現することができる。
第３図に本発明による比較回路の第２の実施例
を示す。８は電源、９は接地端子、１０は信号入
力端子、１１は信号源である。
を示す。８は電源、９は接地端子、１０は信号入
力端子、１１は信号源である。
この図は増幅器２の出力が信号源１１に接続さ
れていることを省略して図示したものである。
れていることを省略して図示したものである。
第１の導電型の第２のトランジスタにはトラン
ジスタQ8が、第２の導電型の第１のトランジス
タにはトランジスタQ14が相当する。また、第１
の導電型と同じ導電型のトランジスタはトランジ
スタQ10が相当する。
ジスタQ8が、第２の導電型の第１のトランジス
タにはトランジスタQ14が相当する。また、第１
の導電型と同じ導電型のトランジスタはトランジ
スタQ10が相当する。
駆動回路は定電流源１２、トランジスタQ9，
Q10，Q11，Q12，Q13および基準電圧Vrefより構成
される。この実施例は駆動回路に差動回路を用い
た例である。
Q10，Q11，Q12，Q13および基準電圧Vrefより構成
される。この実施例は駆動回路に差動回路を用い
た例である。
トランジスタQ9，Q10，Q11，Q12およびQ13は
整合がとれており、トランジスタQ12のベースに
基準電位Vrefが与えられている。信号源１１に信
号が入つていないときは、トランジスタQ8はタ
ーンオフしており、トランジスタQ10のベース電
位VBは上昇していないので、トランジスタQ10は
ターンオンしている。
整合がとれており、トランジスタQ12のベースに
基準電位Vrefが与えられている。信号源１１に信
号が入つていないときは、トランジスタQ8はタ
ーンオフしており、トランジスタQ10のベース電
位VBは上昇していないので、トランジスタQ10は
ターンオンしている。
一方、トランジスタQ11，Q12およびQ13はター
ンオフ状態であり、定電流源１２からの電流は流
れていない。
ンオフ状態であり、定電流源１２からの電流は流
れていない。
信号源１１に信号が入力すると、トランジスタ
Q8はターンし、ベースオン電位VBが上昇し、ト
ランジスタQ10がターンオフ状態に追いやられ
る。そのため、定電流源１２の電流はトランジス
タQ1，Q12およびQ13に流れ、トランジスタQ14を
ターンオンし、トランジスタQ14のコレクタ・エ
ミツタ間インピーダンスを変化させる。第３図の
比較回路ではすべて差動構成になつているので温
度依存性がなく、且つ、応答速度の速いに回路を
容易に実現できる。
Q8はターンし、ベースオン電位VBが上昇し、ト
ランジスタQ10がターンオフ状態に追いやられ
る。そのため、定電流源１２の電流はトランジス
タQ1，Q12およびQ13に流れ、トランジスタQ14を
ターンオンし、トランジスタQ14のコレクタ・エ
ミツタ間インピーダンスを変化させる。第３図の
比較回路ではすべて差動構成になつているので温
度依存性がなく、且つ、応答速度の速いに回路を
容易に実現できる。
以上述べたように、本発明における比較回路で
は基準電位を小さくすることができるという効果
があり、さらに雑音除去回路のような応答速度の
速い比較回路に極めて容易に適することができる
という効果がある。
は基準電位を小さくすることができるという効果
があり、さらに雑音除去回路のような応答速度の
速い比較回路に極めて容易に適することができる
という効果がある。
第１図は従来方式の比較回路を利用した利得制
御回路のブロツク図である。第２図は本発明によ
る比較回路を利用した利得制御回路の第１の実施
例を示すブロツク図である。第３図は本発明によ
る比較回路を利用した利得制御回路の第２の実施
例を示すブロツク図である。 １，１０……信号入力端子、２……増幅器、
３，６……定電流源、４，８……電源供給端子、
５……比較回路、７……駆動回路、９……接地端
子、１１……信号源、Q1〜Q14……トランジス
タ、R1〜R6……抵抗、C1〜C4……キヤパシタ、
VA，VB……直流電圧源、Vref……基準電圧。
御回路のブロツク図である。第２図は本発明によ
る比較回路を利用した利得制御回路の第１の実施
例を示すブロツク図である。第３図は本発明によ
る比較回路を利用した利得制御回路の第２の実施
例を示すブロツク図である。 １，１０……信号入力端子、２……増幅器、
３，６……定電流源、４，８……電源供給端子、
５……比較回路、７……駆動回路、９……接地端
子、１１……信号源、Q1〜Q14……トランジス
タ、R1〜R6……抵抗、C1〜C4……キヤパシタ、
VA，VB……直流電圧源、Vref……基準電圧。
Claims (1)
- １ 第１の導電型の第２のトランジスタをターン
オン状態に移行させることにより抵抗とコンデン
サの並列回路により構成される時定数回路がベー
スに接続された第２の導電型の第１のトランジス
タをターンオン状態にして帰還ループの制御を行
う差動増幅形比較回路において、前記第２の導電
型の第１のトランジスタのベース端子と前記時定
数回路との間に駆動回路が挿入され、前記駆動回
路は定電流回路を有し、前記定電流回路の定電流
を分流し、一方の分流回路は分割抵抗またはトラ
ンジスタの差動回路を介して前記第２の導電型の
第１のトランジスタのベース端子に接続され、他
方の分流回路は前記第１の導電型と同じ導電型の
トランジスタに接続され、前記第１の導電型と同
じ導電型のトランジスタのベース端子を前記時定
数回路に接続して構成し、当該差動増幅形比較回
路出力がないときは前記第２の導電型の第１のト
ランジスタのベース電圧をこのトランジスタをタ
ーンオンさせる電圧より若干低い電圧に設定して
おき、当該差動増幅形比較回路出力の出力によつ
て前記第１の導電型の第２のトランジスタをター
ンオン状態に移行することによつて、前記第１の
導電型と同じ導電型のトランジスタをターンオフ
状態に移行させ前記第２の導電型の第１のトラン
ジスタをターンオンさせるように構成したことを
特徴とする比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14886182A JPS5939117A (ja) | 1982-08-27 | 1982-08-27 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14886182A JPS5939117A (ja) | 1982-08-27 | 1982-08-27 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939117A JPS5939117A (ja) | 1984-03-03 |
| JPH0326564B2 true JPH0326564B2 (ja) | 1991-04-11 |
Family
ID=15462374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14886182A Granted JPS5939117A (ja) | 1982-08-27 | 1982-08-27 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939117A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2996135B2 (ja) * | 1995-03-27 | 1999-12-27 | ヤマハ株式会社 | 自動利得制御回路 |
-
1982
- 1982-08-27 JP JP14886182A patent/JPS5939117A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5939117A (ja) | 1984-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2840632B2 (ja) | 全波整流回路 | |
| JPS61230411A (ja) | 電気回路 | |
| JPH0473806B2 (ja) | ||
| JPH0546571B2 (ja) | ||
| JPH02892B2 (ja) | ||
| US4317082A (en) | Current mirror circuit | |
| US5157347A (en) | Switching bridge amplifier | |
| JPH0326564B2 (ja) | ||
| JPH0321927B2 (ja) | ||
| JPH0712128B2 (ja) | 増幅器 | |
| JP2557552B2 (ja) | ピーククリップ回路 | |
| JPH0635542Y2 (ja) | 演算増幅回路 | |
| US5708393A (en) | High voltage operational amplifier output stage | |
| JP3107590B2 (ja) | 電流極性変換回路 | |
| JPH0527282B2 (ja) | ||
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JP3243947B2 (ja) | 演算増幅器 | |
| JPH0434567Y2 (ja) | ||
| JP2547896B2 (ja) | 電流反転回路 | |
| JPS6252489B2 (ja) | ||
| JPS58154911A (ja) | 利得制御増幅器 | |
| JP2687160B2 (ja) | スイッチ回路 | |
| JPH0141044B2 (ja) | ||
| JPH0139014Y2 (ja) | ||
| JP3294909B2 (ja) | 電子スイッチ回路 |