JPH0329293B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、例えば半導体集積素子あるいは半
導体記憶素子等の半導体基板上にゲート酸化膜が
形成される半導体装置の製造方法に関する。

［発明の技術的背景］ 従来、例えばｄ RAM（dynamic RAM）に
おいてキヤパシタを形成するには、まず半導体基
板の表面に酸化炉中にて薄いゲート酸化膜を成長
させる。次に、このゲート酸化膜を露出させたま
まの状態でフオトリソグラフイやイオン注入を行
ない基板内に金属による拡散層を形成し、そして
レジスト膜の剥離および基板表面のRCA洗浄等
を行なつた後、上記ゲート酸化膜上に電極材料と
なるポリシリコン導電層を被着形成してキヤパシ
タを形成する。

［背景技術の問題点］ しかしながら上記のような半導体装置の製造工
程では、最も清浄度が必要とされるゲート酸化膜
が長時間に渡つて例えばNa、Ｋ等のイオンを含
む大気中にさらされるばかりか、フオトエツチン
グまたはレジスト剥離工程やイオン注入等により
金属汚染にさらされるため、たとえ電極材料を被
着させる以前に、基板表面に対して化学的な
RCA洗浄を施したとしても、上記汚染は充分に
取除くことができない。このため、上記ゲート酸
化膜自体の膜質を如何に向上させたとしても、そ
の膜質を維持する ことが困難なため、例えばゲート酸化膜が上記汚
染にさらされる度合いが多ければ多い程、素子形
成後の耐圧特性が劣化する等の問題が生じる。

［発明の目的］ この発明は上記のような問題点に鑑みなされた
もので、ゲート酸化膜形成後の半導体基板面に対
してフオトエツチング、イオン注入、レジスト剥
離あるいは洗浄等の各処理を施した場合でも、上
記ゲート酸化膜の膜質低下を招くこなく、素子特
性の劣化を防止することが可能となる半導体装置
の製造方法を提供することを目的とする。

［発明の概要］ すなわちこの発明に係わる半導体装置の製造方
法は、半導体基板の表面にゲート酸化膜を形成し
た直後に、予めその表面に次工程の妨げとならな
い程度の膜厚のポリシリコンの薄膜を形成し、そ
して必要な種々の工程を行なつた後、上記ポリシ
リコン薄膜の表面に所定の膜厚でポリシリコン導
電層を形成し、上記種々の工程による汚染を上記
ポリシリコン薄膜にてくい止めゲート酸化膜の膜
質低下を防ぐようにしたものである。

［発明の実施例］ 以下図面によりこの発明の一実施例を説明す
る。

第１図Ａ乃至Ｄはそれぞれその半導体装置の製
造工程を示すもので、まず同図Ａに示すようなシ
リコン半導体基板１１を、清浄な酸素雰囲気中に
て酸化し、その表面に同図Ｂに示すようにゲート
酸化膜１２を形成する。このゲート酸化膜１２
は、外部からの汚染に対して極めて敏感であるた
め、第１図Ｃに示すように、その形成直後の表面
に電極材料であるポリシリコンの薄膜１３を被覆
形成する。この場合、上記ポリシリコン薄膜１３
の膜厚を厚くすると、次工程において反転防止イ
オン注入層、チヤネルイオン注入層またはソー
ス、ドレイン層を形成する際に、大きなイオンの
加速電圧が必要となるもので、例えば膜厚100Å
のゲート酸化膜１２上から直接Asイオンを注入
する方式に対して、上記ポリシリコン薄膜１３を
500Åの膜厚で形成した後にイオン注入を施し、
上記と同等の注入層を得るには、加速電圧Vacc
＝170〜180keVが必要となる。ここで、現状のイ
オン注入装置の加速電圧の限界は200keVである
ことから、上記ポリシリコン薄膜１３の膜厚は
1000Å以下ということになる。

この後、フオトエツチング工程を経て上記ポリ
シリコン薄膜１３上から半導体基板１１に対して
例えばAsイオンの注入を行ない、Asイオン注入
層１４を形成する。この後、上記フオトエツチン
グのマスクとして形成したレジスト膜（図示せ
ず）を剥離し基板洗浄を行なう。この場合、上記
フオトエツチング、イオン注入、レジスト剥離お
よび基板洗浄による金属汚染あるいは大気接触に
よる汚染等は、上記ポリシリコン薄膜１３により
その殆んどがブロツクされるようになり、汚染に
敏感な上記ゲート酸化膜１２に悪影響を及ぼすこ
とはない。そしてこの後、本来電極として必要と
されるポリシリコン導電層１５を、上記ポリシリ
コン薄膜１３の表面にその膜厚との兼合いで決定
される所定の膜厚にて重合形成する。

すなわちこのような製造工程においては、ゲー
ト酸化膜１２はその形成後直ちにポリシリコン薄
膜１３により被覆されるので、以後の工程でのフ
オトレジストからの汚染およびイオン注入時にお
ける金属汚染からも保護されるようになる。これ
により、上記ゲート酸化膜１２は、その膜質が常
に形成時と同様の品質に保たれるようになる。第
２図ＡおよびＢはそれぞれ120Åのゲート酸化膜
に対し直接種々の処理を施す従来の製造方法と、
ポリシリコン薄膜１３により被覆をした後に上記
処理を施す本発明による製造方法とを用いた場合
の半導体素子の耐圧分布特性を比較して示すもの
である。ここで、第２図Ａにおける従来方法によ
り製造された素子の場合には、まず電界が
1MV／CM以下にて初期不良が見られ、その後電
界が大きくなるに連れ不良率は徐々に増加し、
8.5MV／CMにおいて全て破壊に至つている。一
方、第２図Ｂおける本発明方法により製造された
素子の場合には、まず初期不良が殆んどないと共
に、電界が8MV／CMに達するまで不良率の増加
も殆んどなく、8.5MV／CMから急激に破壊に至
る。したがつて、本発明方法を適用することによ
り、極めて欠陥の少ないゲート酸化膜にて素子を
形成することが可能となり、このゲート酸化膜を
用いる半導体製品の歩留りおよび信頼性の向上が
達成出来る。

［発明の効果］ 以上のようにこの発明によれば、半導体基板の
表面にゲート酸化膜を形成した直後に、予めその
表面に次工程の妨げとならない程度の膜厚のポリ
シリコンの薄膜を形成し、そして必要な種々の工
程を行なつた後、上記ポリシリコン薄膜の表面に
所定の膜厚でポリシリコン導電層を形成するよう
にしたので、上記ゲート酸化膜の膜質低下を招く
ことなく、素子特性の劣化を防止することが可能
となる。

【図面の簡単な説明】

第１図Ａ乃至Ｄはそれぞれこの発明の一実施例
に係わる半導体装置の製造工程を示す断面構成
図、第２図ＡおよびＢはそれぞれ従来の製造方法
と本発明による製造方法とによる素子の耐圧分布
特性を比較して示す図である。 １１…半導体基板、１２…ゲート酸化膜、１３
…ポリシリコン薄膜、１４…イオン注入層、１５
…ポリシリコン導電層。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の表面にゲート酸化膜を形成する
   工程と、 このゲート酸化膜の形成後直ちに該ゲート酸化
   膜の表面にポリシリコンの薄膜を形成する工程
   と、 このポリシリコン薄膜により表面が被われた半
   導体基板に対して少なくともイオン注入を含みフ
   オトエツチング・レジスト剥離、あるいはウエハ
   洗浄の何れか１つ以上の処理を施す工程と、 そして上記ポリシリコン薄膜の表面に所定の膜
   厚でポリシリコン導電層を形成する工程とを具備
   し、 上記ポリシリコン薄膜は上記ゲート酸化膜をフ
   オトエツチング・イオン注入、レジスト剥離、あ
   るいはウエハ洗浄の処理に伴なう汚染から保護す
   る保護膜として形成し、しかもその膜厚は該ポリ
   シリコン薄膜を通して上記半導体基板にイオン注
   入可能な膜厚で形成することを特徴とする半導体
   装置の製造方法。