JPH0331286B2 - - Google Patents
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- JPH0331286B2 JPH0331286B2 JP60192039A JP19203985A JPH0331286B2 JP H0331286 B2 JPH0331286 B2 JP H0331286B2 JP 60192039 A JP60192039 A JP 60192039A JP 19203985 A JP19203985 A JP 19203985A JP H0331286 B2 JPH0331286 B2 JP H0331286B2
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- conversion
- input
- output
- voltage value
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
- H03M1/403—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type using switched capacitors
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、Ａ／Ｄ変換器に於いて、入力電圧の
２倍した出力、或いは、それから基準電圧を減算
するか加算した出力を発生させる変換回路と、比
較レベル電圧を異にし且つ前記変換回路に対し変
換を行う場合に於ける基準電圧の取り扱い方を指
令する為に同時に動作する複数の比較器とを設け
ることに依り、変換誤差を低減すると共に変換時
間を短縮するようにしたものである。
２倍した出力、或いは、それから基準電圧を減算
するか加算した出力を発生させる変換回路と、比
較レベル電圧を異にし且つ前記変換回路に対し変
換を行う場合に於ける基準電圧の取り扱い方を指
令する為に同時に動作する複数の比較器とを設け
ることに依り、変換誤差を低減すると共に変換時
間を短縮するようにしたものである。
本発明は、比較レベル電圧を異にする複数の比
較器を用いたＡ／Ｄ変換器に関する。
較器を用いたＡ／Ｄ変換器に関する。
従来、循環比較型或いは縦続比較型のＡ／Ｄ変
換器に於ける比較器としては単一の比較レベル電
圧を用いるものを採用している。
換器に於ける比較器としては単一の比較レベル電
圧を用いるものを採用している。
第９図は従来例を説明する為の要部ブロツク図
を表している。
を表している。
図に於いて、１は変換回路、２は比較器、Viは
外部からの入力電圧、V0は変換回路１の出力電
圧、VRは基準電圧、０〔Ｖ〕は比較器２に入力さ
れる比較レベル、ａは比較器２から出力され変換
回路１に入力される指令信号をそれぞれ示してい
る。
外部からの入力電圧、V0は変換回路１の出力電
圧、VRは基準電圧、０〔Ｖ〕は比較器２に入力さ
れる比較レベル、ａは比較器２から出力され変換
回路１に入力される指令信号をそれぞれ示してい
る。
このＡ／Ｄ変換器では、入力電圧Vi（初回のみ
Vi、次回から変換終了するまではV0）を２倍に
して、そこから基準電圧VRを減算するか否か、
即ち、ａ＝＋１とするかａ＝０とするか（或い
は、基準電圧VRを加算するか否か、即ち、ａ＝
−１とするかａ＝０とするか）の過程を繰り返し
ながら、デイジタル出力を最上位桁から定めてゆ
くことを基本にしている。
Vi、次回から変換終了するまではV0）を２倍に
して、そこから基準電圧VRを減算するか否か、
即ち、ａ＝＋１とするかａ＝０とするか（或い
は、基準電圧VRを加算するか否か、即ち、ａ＝
−１とするかａ＝０とするか）の過程を繰り返し
ながら、デイジタル出力を最上位桁から定めてゆ
くことを基本にしている。
第１０図は他の従来例を説明する為の要部ブロ
ツク図を表し、第９図に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものと
する。
ツク図を表し、第９図に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものと
する。
この従来例が第９図について説明した従来例と
相違する点は、比較器２に入力される比較レベル
電圧が０〔Ｖ〕ではなく、1/2VR或いは−1/2VRで
あつて、しかも、それは入力電圧Viと比較される
ようになつていることである。尚、この場合も、
入力電圧Viを２倍にして、そこから基準電圧VR
を減算するか否か（或いは、基準電圧VRを加算
するか否か）の過程を繰り返して変換を行つてゆ
くことは変わりない。
相違する点は、比較器２に入力される比較レベル
電圧が０〔Ｖ〕ではなく、1/2VR或いは−1/2VRで
あつて、しかも、それは入力電圧Viと比較される
ようになつていることである。尚、この場合も、
入力電圧Viを２倍にして、そこから基準電圧VR
を減算するか否か（或いは、基準電圧VRを加算
するか否か）の過程を繰り返して変換を行つてゆ
くことは変わりない。
第９図及び第１０図について説明した従来技術
に依る何れのＡ／Ｄ変換器に於いても、比較レベ
ルが、割合にして、VR／2n（ｎ：変換ビツト数）
以上ずれた場合には、変換出力V0が変換入力レ
ンジをはみ出す状態を生じ、これが変換不能な入
力電圧帯となつてミス・コードを発生する旨の致
命的欠陥となる。
に依る何れのＡ／Ｄ変換器に於いても、比較レベ
ルが、割合にして、VR／2n（ｎ：変換ビツト数）
以上ずれた場合には、変換出力V0が変換入力レ
ンジをはみ出す状態を生じ、これが変換不能な入
力電圧帯となつてミス・コードを発生する旨の致
命的欠陥となる。
第１１図及び第１２図は循環比較方式に依り変
換を行う場合に於ける入出力特性の分割について
説明する為の入力電圧Viと出力電圧V0との関係
を表す線図であり、第９図及び第１０図に於いて
用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとし、そして、両図とも、横軸に
入力電圧Viを、また、縦軸に出力電圧V0をそれ
ぞれ採つてある。また、ここでの説明は、 変換：V0＝2Vi−ａ・VR ａ：−１か０（或いは１か０） 入出力範囲：−VR〜＋VR内 が前提となつている。
換を行う場合に於ける入出力特性の分割について
説明する為の入力電圧Viと出力電圧V0との関係
を表す線図であり、第９図及び第１０図に於いて
用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとし、そして、両図とも、横軸に
入力電圧Viを、また、縦軸に出力電圧V0をそれ
ぞれ採つてある。また、ここでの説明は、 変換：V0＝2Vi−ａ・VR ａ：−１か０（或いは１か０） 入出力範囲：−VR〜＋VR内 が前提となつている。
第１１図（第１象限の部分）及び第９図参照
(1) 片極性の変換について条件
入出力範囲：０〜VR
量子化誤差：０〜1LSB（入出力範囲０〜VR）
デイジツトａ：０、１
最小ステツプ：1LSB（量子化誤差０〜1LSB）
(a) 問題点
比較レベル電圧、即ち、判定レベルの変動
（オフセツト）に依り、変換不能のレベル帯
が発生する。
（オフセツト）に依り、変換不能のレベル帯
が発生する。
第１２図及び第１０図参照
(2) 両極性の変換について
条件
この場合の条件は、片極性の変換の場合と比
較すると、入出力範囲が拡張され、また、全体
のスケールが倍になつていることが相違してい
る。即ち、 入出力範囲：−VR〜VR 量子化誤差：−１〜1LSB（入出力範囲−VR〜
VR） デイジツトａ：−１、１ 最小ステツプ：2LSB（量子化誤差−１〜
1LSB） (a) 問題点１ 比較レベル電圧、即ち、判定レベルの変動
（オフセツト）に依り、変換不能のレベル帯
が発生する。
較すると、入出力範囲が拡張され、また、全体
のスケールが倍になつていることが相違してい
る。即ち、 入出力範囲：−VR〜VR 量子化誤差：−１〜1LSB（入出力範囲−VR〜
VR） デイジツトａ：−１、１ 最小ステツプ：2LSB（量子化誤差−１〜
1LSB） (a) 問題点１ 比較レベル電圧、即ち、判定レベルの変動
（オフセツト）に依り、変換不能のレベル帯
が発生する。
例えば、図示されているような入出力特性
に於いて、判定レベルが０からΔVずれたと
した場合には、０とΔVとの間に於ける入力
電圧V1に対応する変換出力電圧V0が基準電
圧VRを越えてしまい、以後の変換は不可能
になる。この時、前記範囲の入力電圧Viに対
する変換コードはVi＝０の場合と同じ−１、
１、１…１、１となる。
に於いて、判定レベルが０からΔVずれたと
した場合には、０とΔVとの間に於ける入力
電圧V1に対応する変換出力電圧V0が基準電
圧VRを越えてしまい、以後の変換は不可能
になる。この時、前記範囲の入力電圧Viに対
する変換コードはVi＝０の場合と同じ−１、
１、１…１、１となる。
(b) 問題点２
量子化誤差が−１〜1LSBと大きい。
前記説明した入出力特性の分割に関する問
題の外に、前記片極性の変換の場合、１ビツ
トの変換の為にビツトを仮セツトしてから確
定する旨の２ステツプが必要であり、変換に
要する時間が長くなる。
題の外に、前記片極性の変換の場合、１ビツ
トの変換の為にビツトを仮セツトしてから確
定する旨の２ステツプが必要であり、変換に
要する時間が長くなる。
本発明に依るＡ／Ｄ変換器に於いては、制御信
号の指示に応答し、入力電圧Viが第１電圧値と第
２電圧値との間にあるときは前記入力電圧Viを２
倍した出力電圧（VOA＝2Vi）、前記入力電圧Viが
前記第１電圧値より大のときは前記入力電圧Viを
２倍した電圧から基準電圧VRを減算した出力電
圧（VOA＝2Vi−VR）、前記入力電圧Viが前記第２
電圧値より小のときは前記入力電圧Viを２倍した
電圧に前記基準電圧VRを加算した出力電圧（VOA
＝2Vi＋VR）の３種類の出力電圧を選択的に発生
する変換回路と、Ａ／Ｄ変換開始時に被変換入力
電圧AINを取り込み、Ａ／Ｄ変換中に於いては
変換ステツプ毎に選択的に前記出力電圧VOAを取
り込んで前記入力電圧Viとして前記変換回路へ与
える入力回路SA，Ｓ８Ａと、前記出力電圧VOA
と前記第１電圧値とを比較する第１比較器CPR
１、前記出力電圧VOAと前記第２電圧値とを比較
する第２比較器CPR２を有し、それらの出力CP，
CNに基づいて前記変換ステツプ毎に発生される
前記制御信号を前記変換回路へ与える制御回路
と、前記変換ステツプを繰り返すことに依り、前
記第１及び第２比較器から順次出力される出力デ
ータをデイジタル・コードに変換して出力するコ
ード化変換回路SR１，SR２，CTとを具備し、前
記第１電圧値は０と＋VR／２との間の電圧値と
し、前記第２電圧値は０と−VR／２との間の電
圧値とする構成を採つている。
号の指示に応答し、入力電圧Viが第１電圧値と第
２電圧値との間にあるときは前記入力電圧Viを２
倍した出力電圧（VOA＝2Vi）、前記入力電圧Viが
前記第１電圧値より大のときは前記入力電圧Viを
２倍した電圧から基準電圧VRを減算した出力電
圧（VOA＝2Vi−VR）、前記入力電圧Viが前記第２
電圧値より小のときは前記入力電圧Viを２倍した
電圧に前記基準電圧VRを加算した出力電圧（VOA
＝2Vi＋VR）の３種類の出力電圧を選択的に発生
する変換回路と、Ａ／Ｄ変換開始時に被変換入力
電圧AINを取り込み、Ａ／Ｄ変換中に於いては
変換ステツプ毎に選択的に前記出力電圧VOAを取
り込んで前記入力電圧Viとして前記変換回路へ与
える入力回路SA，Ｓ８Ａと、前記出力電圧VOA
と前記第１電圧値とを比較する第１比較器CPR
１、前記出力電圧VOAと前記第２電圧値とを比較
する第２比較器CPR２を有し、それらの出力CP，
CNに基づいて前記変換ステツプ毎に発生される
前記制御信号を前記変換回路へ与える制御回路
と、前記変換ステツプを繰り返すことに依り、前
記第１及び第２比較器から順次出力される出力デ
ータをデイジタル・コードに変換して出力するコ
ード化変換回路SR１，SR２，CTとを具備し、前
記第１電圧値は０と＋VR／２との間の電圧値と
し、前記第２電圧値は０と−VR／２との間の電
圧値とする構成を採つている。
前記手段に依ると、（２×入力電圧±基準電圧）
及び（２×入力電圧）の３種類の変換出力を用い
ることに依り、比較レベル電圧を例えばVR／４
及び−VR／４にした場合には±100〔％〕の変動
があつても正常な変換が可能であり、また、１ス
テツプで１ビツトの変換を行うことができ、更
に、量子化誤差が自動的に±1/2LSBとなり、更
にまた、微分非直線性誤差或は非直線性誤差が1/
２〜1/4に改善される。
及び（２×入力電圧）の３種類の変換出力を用い
ることに依り、比較レベル電圧を例えばVR／４
及び−VR／４にした場合には±100〔％〕の変動
があつても正常な変換が可能であり、また、１ス
テツプで１ビツトの変換を行うことができ、更
に、量子化誤差が自動的に±1/2LSBとなり、更
にまた、微分非直線性誤差或は非直線性誤差が1/
２〜1/4に改善される。
第１図は本発明一実施例の要部ブロツク図を表
し、第９図乃至第１２図に於いて用いた記号と同
記号は同部分を示すか或いは同じ意味を持つもの
とする。
し、第９図乃至第１２図に於いて用いた記号と同
記号は同部分を示すか或いは同じ意味を持つもの
とする。
図に於いて、１１は変換回路、１２は比較器を
それぞれ示している。
それぞれ示している。
図から明らかなように、本実施例では、比較器
１２は比較レベル電圧が異なり且つ同時に動作す
るもの二つからなつていて、その比較レベル電圧
としては、VR／4R及び−VR／４が採用され、ま
た、その比較器１２では、入力電圧Viとそれ等比
較レベル電圧とを比較して、ａ＝０、＋１、−１の
うち、何れかの指令信号を変換回路１１に送るよ
うになつている。
１２は比較レベル電圧が異なり且つ同時に動作す
るもの二つからなつていて、その比較レベル電圧
としては、VR／4R及び−VR／４が採用され、ま
た、その比較器１２では、入力電圧Viとそれ等比
較レベル電圧とを比較して、ａ＝０、＋１、−１の
うち、何れかの指令信号を変換回路１１に送るよ
うになつている。
変換回路１１に於いては、入力電圧Viを２倍に
して、その2Viに前記指令信号に基づく処理を施
して変換出力を発生させるものであり、その際の
変換制御は、 VR／４≦ViでV0＝2Vi−VR −VR／４≦Vi＜VR／４でV0＝2Vi Vi＜−VR／４でV0＝2Vi＋VR である。
して、その2Viに前記指令信号に基づく処理を施
して変換出力を発生させるものであり、その際の
変換制御は、 VR／４≦ViでV0＝2Vi−VR −VR／４≦Vi＜VR／４でV0＝2Vi Vi＜−VR／４でV0＝2Vi＋VR である。
第２図は循環比較方式に依り変換を行う場合に
於ける入出力特性の分割について説明する為の入
力電圧Viと出力電圧V0との関係を表す線図であ
り、第１図及び第９図乃至第１２図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味
を持つものとし、そして、横軸に入力電圧Viを、
また、縦軸に出力電圧V0をそれぞれ採つてある。
於ける入出力特性の分割について説明する為の入
力電圧Viと出力電圧V0との関係を表す線図であ
り、第１図及び第９図乃至第１２図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味
を持つものとし、そして、横軸に入力電圧Viを、
また、縦軸に出力電圧V0をそれぞれ採つてある。
図から判るように、本実施例では、比較レベル
を二つ設けて入出力特性を３分割している。これ
に依り、前記従来技術に於ける入出力特性を２分
割した場合の欠点は完全に解消される。
を二つ設けて入出力特性を３分割している。これ
に依り、前記従来技術に於ける入出力特性を２分
割した場合の欠点は完全に解消される。
さて、各変換の適用範囲は、
ａ＝１では−VR≦Vi≦０
ａ＝０では−1/2VR≦Vi≦1/2VR
ａ＝１では０≦Vi≦VR
であるから判定レベル（比較レベル電圧）V1及
びV2は、 ０≦V1≦1/2VR −1/2VR≦V2≦０ とすれば良く、そして、判定レベルの変動を考慮
すると、V1及びV2は前記範囲の中央近傍、即ち、 V1≒VR／４ V2≒−VR／４ とすることが適当である。
びV2は、 ０≦V1≦1/2VR −1/2VR≦V2≦０ とすれば良く、そして、判定レベルの変動を考慮
すると、V1及びV2は前記範囲の中央近傍、即ち、 V1≒VR／４ V2≒−VR／４ とすることが適当である。
本発明に依ると、この判定レベルV1及びV2に
は、±VR／４の変動が許容される。尚、この場合
の変動の仕方についての制限は存在しない。
は、±VR／４の変動が許容される。尚、この場合
の変動の仕方についての制限は存在しない。
ここで、判定レベルに関する量子化誤差を説明
する。
する。
V1について
Vi＝V1＝VR／４（１×Δ1）
Δ1：V1のずれの割合
V1が前記式の状態にある時のａ＝０、１それ
ぞれの変換出力は、 V0(a=0)＝２・VR／４（１＋Δ1）＝VR／２（１＋Δ1） V0(a=1)＝２・VR／４（１＋Δ1）−VR＝−VR／２（１− Δ1） V2について Vi＝V2＝−VR／４（１＋Δ2） Δ2：V2のずれの割合 V2が前記式の状態にある時のａ＝−１、０そ
れぞれの変換出力は、 V0(a=0)＝−VR／２（１＋Δ2） V0(a=-1)＝VR／２（１−Δ2） これより、量子化誤差（絶対値）の最大値は、 1/2LSB×（１＋max〔｜Δ1｜、｜Δ2｜〕） となる。
ぞれの変換出力は、 V0(a=0)＝２・VR／４（１＋Δ1）＝VR／２（１＋Δ1） V0(a=1)＝２・VR／４（１＋Δ1）−VR＝−VR／２（１− Δ1） V2について Vi＝V2＝−VR／４（１＋Δ2） Δ2：V2のずれの割合 V2が前記式の状態にある時のａ＝−１、０そ
れぞれの変換出力は、 V0(a=0)＝−VR／２（１＋Δ2） V0(a=-1)＝VR／２（１−Δ2） これより、量子化誤差（絶対値）の最大値は、 1/2LSB×（１＋max〔｜Δ1｜、｜Δ2｜〕） となる。
従つて、V1＝VR／４及びV2＝−VR／４とする
のが適当であり、それぞれ±100〔％〕の変動が許
容されるが、若しｘ〔％〕の変動があると量子化
誤差も1/2LSBよりｘ〔％〕大きくなる。尚、本
発明に於けるような入出力特性の３分割を行つた
場合には、デイジタル除算に於けるSRT除算と
同様な方法になる。
のが適当であり、それぞれ±100〔％〕の変動が許
容されるが、若しｘ〔％〕の変動があると量子化
誤差も1/2LSBよりｘ〔％〕大きくなる。尚、本
発明に於けるような入出力特性の３分割を行つた
場合には、デイジタル除算に於けるSRT除算と
同様な方法になる。
ところで、本発明に於いては、量子化誤差とし
て、判定レベル近傍のみを考えているが、それに
て事足りる理由を次に説明する。
て、判定レベル近傍のみを考えているが、それに
て事足りる理由を次に説明する。
入出力特性からすると、±VR付近の入力に対し
て最も大きな量子化誤差が発生するように考えら
れる。そこで、VR付近の入力、即ち、 Vi＝VR−ΔVx ΔVx：ViのVRからのずれ を考えて見る。電圧をVRで規格化して、 x0＝１−Δx x0：ViをVRで規格した量 Δx：ΔVxをVRで規格した量 で考えると、x0≒１より、この入力に対してはａ
＝１、つまり、 xo＝２・xo-1−１なる変換が行われ、 xo−１＝２（xo-1−１）となるので、 ＝2n（x0−１） ＝−2n・Δx ∴xo＝１−2n・Δx （これは、ｎビツト分の変換が終了した際の量子
化誤差に相当する。） xo≦1/2となる為には、 2n・Δx≧1/2より、 Δx≧１／2n+1 即ち、｜x0｜≦１−１／2n+1＝１−1/2LSBの入力 に対しては量子化誤差が1/2LSB以下になる。ま
た、｜x0｜≧１はオーバ・レンジとなつて変換範
囲外であるから、事実上、判定レベル付近の特性
に依存して量子化誤差が決定される。
て最も大きな量子化誤差が発生するように考えら
れる。そこで、VR付近の入力、即ち、 Vi＝VR−ΔVx ΔVx：ViのVRからのずれ を考えて見る。電圧をVRで規格化して、 x0＝１−Δx x0：ViをVRで規格した量 Δx：ΔVxをVRで規格した量 で考えると、x0≒１より、この入力に対してはａ
＝１、つまり、 xo＝２・xo-1−１なる変換が行われ、 xo−１＝２（xo-1−１）となるので、 ＝2n（x0−１） ＝−2n・Δx ∴xo＝１−2n・Δx （これは、ｎビツト分の変換が終了した際の量子
化誤差に相当する。） xo≦1/2となる為には、 2n・Δx≧1/2より、 Δx≧１／2n+1 即ち、｜x0｜≦１−１／2n+1＝１−1/2LSBの入力 に対しては量子化誤差が1/2LSB以下になる。ま
た、｜x0｜≧１はオーバ・レンジとなつて変換範
囲外であるから、事実上、判定レベル付近の特性
に依存して量子化誤差が決定される。
前記説明した本発明の構成に依る場合、即ち、
比較レベル電圧を異にする二つの比較器を用い、
３値の信号で変換回路に指令を行うようにした場
合、判定レベルが変動しても正確な変換をなし得
ることが卓効であり、次にこれを具体的数値を用
い、従来技術、即ち、一つの比較器を用い、２値
の信号で変換回路に指令を行うものと対比しなが
ら説明する。尚、以下の説明では、入力電圧Viの
変換が行われて出力電圧V0が得られた場合、そ
のV0が次の変換に於けるViになることは云うま
でもない。
比較レベル電圧を異にする二つの比較器を用い、
３値の信号で変換回路に指令を行うようにした場
合、判定レベルが変動しても正確な変換をなし得
ることが卓効であり、次にこれを具体的数値を用
い、従来技術、即ち、一つの比較器を用い、２値
の信号で変換回路に指令を行うものと対比しなが
ら説明する。尚、以下の説明では、入力電圧Viの
変換が行われて出力電圧V0が得られた場合、そ
のV0が次の変換に於けるViになることは云うま
でもない。
(1) 前提条件
循環比較方式
比較電圧VR＝１〔Ｖ〕
入力電圧Vi＝7/16〔Ｖ〕
(2) 判定レベルにずれがない場合
(a) 従来技術
判定レベル：０〔Ｖ〕
変換 V0＝2Vi−VR（ビツト １）
V0＝2Vi＋VR（ビツト −１）
（判定レベルを除き上記条件は以下に於いて
も同じ） Vi＝＝7/16≧０ ビツト１ V0＝2Vi−１＝−1/8 Vi＝−1/8＜０ ビツト−１ V0＝2Vi＋１＝3/4 Vi＝3/4＞０ ビツト１ V0＝2Vi−１＝1/2 Vi＝1/2＞０ ビツト１ V0＝2Vi−１＝０ データ １ −１ １ １ コード変換 (b) 本発明 判定レベル：−VR／４、VR／４ 変換 V0＝2Vi−VR デイジツト１ V0＝2Vi デイジツト０ V0＝2Vi＋VR デイジツト−１ （判定レベルを除き上記条件は以下に於いて
も同じ） Vi＝7/16≧1/4 デイジツト１ V0＝2Vi−１＝−1/8 1/4＞Vi＝−1/8≧−1/4 デイジツト０ V0＝2Vi＝−1/4 1/4＞Vi＝−1/4≧−1/4 デイジツト０ V0＝2Vi＝−1/2 −1/4＞Vi＝−1/2 デイジツト−１ V0＝2Vi＋１＝０ データ １ ０ ０ −１ コード変換 (3) 判定レベルに1/8のずれがある場合 (a) 従来技術 判定レベル：−1/8 Vi＝7/16≧−1/8 ビツト１ V0＝2Vi−１＝−1/8 Vi＝−1/8≦−1/8 ビツト１ ↑判定ミス V0＝2Vi−１＝5/4 Vi＝5/4＜−1/8 ビツト−１ V0＝2Vi＋１＝−3/2 Vi＝−3/2＜−1/8 ビツト−１ ↑V0がオーバ・レンジしている データ １ １ −１ −１ コード変換 (b) 本発明 判定レベル：−1/8、1/8 Vi＝7/16≧1/8 デイジツト１ V0＝2Vi−１＝−1/8 1/8＞Vi＝−1/8≧−1/8 デイジツト０ V0＝2Vi＝−1/4 Vi＝−1/4＜−1/8 デイジツト−１ V0＝2Vi＋１＝1/2 Vi＝1/2≦1/8 デイジツト１ ↑V0はオーバ・レンジしていない データ １ ０ −１ １ コード変換 以上のように、本発明に依れば、判定レベルに
ずれが在つても、変換は正確に行われる。
も同じ） Vi＝＝7/16≧０ ビツト１ V0＝2Vi−１＝−1/8 Vi＝−1/8＜０ ビツト−１ V0＝2Vi＋１＝3/4 Vi＝3/4＞０ ビツト１ V0＝2Vi−１＝1/2 Vi＝1/2＞０ ビツト１ V0＝2Vi−１＝０ データ １ −１ １ １ コード変換 (b) 本発明 判定レベル：−VR／４、VR／４ 変換 V0＝2Vi−VR デイジツト１ V0＝2Vi デイジツト０ V0＝2Vi＋VR デイジツト−１ （判定レベルを除き上記条件は以下に於いて
も同じ） Vi＝7/16≧1/4 デイジツト１ V0＝2Vi−１＝−1/8 1/4＞Vi＝−1/8≧−1/4 デイジツト０ V0＝2Vi＝−1/4 1/4＞Vi＝−1/4≧−1/4 デイジツト０ V0＝2Vi＝−1/2 −1/4＞Vi＝−1/2 デイジツト−１ V0＝2Vi＋１＝０ データ １ ０ ０ −１ コード変換 (3) 判定レベルに1/8のずれがある場合 (a) 従来技術 判定レベル：−1/8 Vi＝7/16≧−1/8 ビツト１ V0＝2Vi−１＝−1/8 Vi＝−1/8≦−1/8 ビツト１ ↑判定ミス V0＝2Vi−１＝5/4 Vi＝5/4＜−1/8 ビツト−１ V0＝2Vi＋１＝−3/2 Vi＝−3/2＜−1/8 ビツト−１ ↑V0がオーバ・レンジしている データ １ １ −１ −１ コード変換 (b) 本発明 判定レベル：−1/8、1/8 Vi＝7/16≧1/8 デイジツト１ V0＝2Vi−１＝−1/8 1/8＞Vi＝−1/8≧−1/8 デイジツト０ V0＝2Vi＝−1/4 Vi＝−1/4＜−1/8 デイジツト−１ V0＝2Vi＋１＝1/2 Vi＝1/2≦1/8 デイジツト１ ↑V0はオーバ・レンジしていない データ １ ０ −１ １ コード変換 以上のように、本発明に依れば、判定レベルに
ずれが在つても、変換は正確に行われる。
ところで、第１図に見られる変換回路１１は、
通常のＡ／Ｄ変換器に於ける変換ブロツクとサン
プル蓄積ブロツクとを併せたような機能を持つも
のであり、これを構成するのに好適な電子回路に
ついて説明する。
通常のＡ／Ｄ変換器に於ける変換ブロツクとサン
プル蓄積ブロツクとを併せたような機能を持つも
のであり、これを構成するのに好適な電子回路に
ついて説明する。
第３図Ａ乃至Ｄは前記電子回路を説明する為の
要部回路説明図であり、第１図及び第２図に於い
て用いた記号と同記号は同部分を示すか或いは同
じ意味も持つものとする。
要部回路説明図であり、第１図及び第２図に於い
て用いた記号と同記号は同部分を示すか或いは同
じ意味も持つものとする。
図に於いて、OPは演算増幅器、Ｃ０，Ｃ１，
Ｃ２は略等しい容量を有するコンデンサ、Ｓ１，
Ｓ２，Ｓ３，Ｓ４はスイツチ、OTは出力端をそ
れぞれ示している。尚、この電子回路をＡ／Ｄ・
変換器に応用する場合には、出力端OTが比較器
の入力端に接続されるものであり、そして、コン
デンサＣ２に於ける電圧がこの電子回路の出力と
なるものである。
Ｃ２は略等しい容量を有するコンデンサ、Ｓ１，
Ｓ２，Ｓ３，Ｓ４はスイツチ、OTは出力端をそ
れぞれ示している。尚、この電子回路をＡ／Ｄ・
変換器に応用する場合には、出力端OTが比較器
の入力端に接続されるものであり、そして、コン
デンサＣ２に於ける電圧がこの電子回路の出力と
なるものである。
この電子回路に依ると、出力端OTには、
(1) 2Vi−VR
(2) 2Vi
(3) 2Vi＋VR
の３種類の出力を得ることができる。
このような出力を得る為の各スイツチＳ１乃至
Ｓ４の開閉シーケンス及びそのシーケンスに対応
したコンデンサＣ０乃至Ｃ２の接続状態を説明す
ると次の通りである。
Ｓ４の開閉シーケンス及びそのシーケンスに対応
したコンデンサＣ０乃至Ｃ２の接続状態を説明す
ると次の通りである。
前記(1)乃至(3)に見られる出力を得る為には、次
の(a)乃至(d)に説明する操作を行えば良い。
の(a)乃至(d)に説明する操作を行えば良い。
(a) 入力電圧Viのサンプリング（第３図Ａ参照）
スイツチＳ１：オン
スイツチＳ２：Viへ
スイツチＳ３：Viへ
スイツチＳ４：VRへ
コンデンサＣ０：VR
コンデンサＣ１：Vi
コンデンサＣ２：Vi
(b) 前記(a)の後、−VRの変換（第３図Ｂ参照）
スイツチＳ１：オフ
スイツチＳ２：OTへ
スイツチＳ３：VRへ
スイツチＳ４：VRへ
コンデンサCO：VR
コンデンサＣ１：VR
コンデンサＣ２：2Vi−VR
(c) 前記(a)の後、０の変換（第３図Ｃ参照）
スイツチＳ１：オフ
スイツチＳ２：OTへ
スイツチＳ３：接地へ
スイツチＳ４：VRへ
コンデンサＣ０：VR
コンデンサＣ１：接地
コンデンサＣ２：2Vi
(d) 前記(a)の後、＋VRの変換（第３図Ｄ参照）
スイツチＳ１：オフ
スイツチＳ２：OTへ
スイツチＳ３：接地へ
スイツチＳ４：接地へ
コンデンサＣ０：接地
コンデンサＣ１：接地
コンデンサＣ２：2Vi＋VR
このようにして、2Vi−VR、2Vi、2Vi＋VRの３
種類の出力が得られる。
種類の出力が得られる。
第４図は第３図Ａ乃至Ｄについて説明した電子
回路を二つ用いて構成したＡ／Ｄ変換器の要部回
路説明図であり、第１図乃至第３図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味
を持つものとする。
回路を二つ用いて構成したＡ／Ｄ変換器の要部回
路説明図であり、第１図乃至第３図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味
を持つものとする。
図に於いて、SA及びSBは入力切り換えスイツ
チ、Ｓ１Ａ乃至Ｓ７Ａ及びＳ１Ｂ乃至Ｓ７Ｂはコ
ンデンサ切り換え接続スイツチ、Ｓ８Ａ及びＳ８
Ｂは自動零設定スイツチ、Ｃ０Ａ乃至Ｃ２Ａ及び
Ｃ０Ｂ乃至Ｃ２Ｂは変換用コンデンサ、OPA及
びOPBは演算増幅器、CPR１及びCPR２は比較
器、SR１及びSR２は直並列変換用シフト・レジ
スタ、CTはコード変換用加算器、Ｆ１及びＦ２
は比較器出力データ・ラツチ用フリツプ・フロツ
プ、SGTはアンド（AND）ゲート或いはノア
（NOR）ゲートなどからなるスイツチ制御信号発
生用ゲート回路、AINはＡ／Ｄ変換入力電圧、
VOA及びVOBは演算増幅器出力電圧、VCMPは比較
器入力電圧、CP及びCNは比較器出力電圧、Vio
はシフト・レジスタのデータ入力端、DP及び
DNは或る時点でフリツプ・フロツプＦ１及びＦ
２とシフト・レジスタSR１及びSR２に同時に取
り込まれた電圧、CLK１及びCLK２はクロツク
信号、Cioは加算器に於けるクロツク入力端、Cput
は加算器に於けるキヤリー出力端、LSBは最下
位桁、MSBは最上位桁を示している。尚、図で
は、ゲート回路SGTの各出力やクロツク信号に
各スイツチと同じ記号が付されているが、これ
は、その記号に対応するスイツチを制御すること
を意味し、また、各変換用コンデンサの容量は、
Ｃ０Ａ＝Ｃ１Ａ＝Ｃ２Ａ、そして、Ｃ０Ｂ＝Ｃ１
Ｂ＝Ｃ２Ｂになつている。
チ、Ｓ１Ａ乃至Ｓ７Ａ及びＳ１Ｂ乃至Ｓ７Ｂはコ
ンデンサ切り換え接続スイツチ、Ｓ８Ａ及びＳ８
Ｂは自動零設定スイツチ、Ｃ０Ａ乃至Ｃ２Ａ及び
Ｃ０Ｂ乃至Ｃ２Ｂは変換用コンデンサ、OPA及
びOPBは演算増幅器、CPR１及びCPR２は比較
器、SR１及びSR２は直並列変換用シフト・レジ
スタ、CTはコード変換用加算器、Ｆ１及びＦ２
は比較器出力データ・ラツチ用フリツプ・フロツ
プ、SGTはアンド（AND）ゲート或いはノア
（NOR）ゲートなどからなるスイツチ制御信号発
生用ゲート回路、AINはＡ／Ｄ変換入力電圧、
VOA及びVOBは演算増幅器出力電圧、VCMPは比較
器入力電圧、CP及びCNは比較器出力電圧、Vio
はシフト・レジスタのデータ入力端、DP及び
DNは或る時点でフリツプ・フロツプＦ１及びＦ
２とシフト・レジスタSR１及びSR２に同時に取
り込まれた電圧、CLK１及びCLK２はクロツク
信号、Cioは加算器に於けるクロツク入力端、Cput
は加算器に於けるキヤリー出力端、LSBは最下
位桁、MSBは最上位桁を示している。尚、図で
は、ゲート回路SGTの各出力やクロツク信号に
各スイツチと同じ記号が付されているが、これ
は、その記号に対応するスイツチを制御すること
を意味し、また、各変換用コンデンサの容量は、
Ｃ０Ａ＝Ｃ１Ａ＝Ｃ２Ａ、そして、Ｃ０Ｂ＝Ｃ１
Ｂ＝Ｃ２Ｂになつている。
第５図は第４図に見られる実施例の動作を説明
する為のもので、Ａはクロツク信号CLK１及び
CLK２の波形及びスイツチSA及びSBの動作タイ
ミングを表し、Ｂはコンデンサ切り換え接続スイ
ツチや自動零設定用スイツチの動作及び主要な個
所に於ける電圧或いは信号を表している。
する為のもので、Ａはクロツク信号CLK１及び
CLK２の波形及びスイツチSA及びSBの動作タイ
ミングを表し、Ｂはコンデンサ切り換え接続スイ
ツチや自動零設定用スイツチの動作及び主要な個
所に於ける電圧或いは信号を表している。
図に於いて、１，２，３，４は動作ステツプを
表す記号、ON及びOFFはオン及びオフを表す記
号、Ｈはハイ・レベル、Ｌはロー・レベルを表す
記号、＊印は入力電圧AINの如何に依つて決め
られることを表す記号である。尚、本実施例で
は、基準電圧VR＝１〔Ｖ〕、入力電圧AIN＝3/8
〔Ｖ〕として説明する。従つて、＊印が付されて
いながらオン・オフ或いはＨ・Ｌが確定している
のは、前記数値の電圧を例として採用しているこ
とに依る。
表す記号、ON及びOFFはオン及びオフを表す記
号、Ｈはハイ・レベル、Ｌはロー・レベルを表す
記号、＊印は入力電圧AINの如何に依つて決め
られることを表す記号である。尚、本実施例で
は、基準電圧VR＝１〔Ｖ〕、入力電圧AIN＝3/8
〔Ｖ〕として説明する。従つて、＊印が付されて
いながらオン・オフ或いはＨ・Ｌが確定している
のは、前記数値の電圧を例として採用しているこ
とに依る。
第４図に見られる実施例の動作について第５図
を参照しつつ説明する。尚、第４図に示した実施
例では、第３図について説明した電子回路をＡ側
及びＢ側の二つを用い、Ａ側では、スイツチやコ
ンデンサの記号にＡが含まれ、Ｂ側ではＢが含ま
れていることに留意すると理解し易い。
を参照しつつ説明する。尚、第４図に示した実施
例では、第３図について説明した電子回路をＡ側
及びＢ側の二つを用い、Ａ側では、スイツチやコ
ンデンサの記号にＡが含まれ、Ｂ側ではＢが含ま
れていることに留意すると理解し易い。
ステツプ１
最初、入力電圧AINを取り込む際、スイツチ
Ｓ１Ａ乃至Ｓ８Ａが図示の状態にある。このよう
なサンプリングを行う場合、Ｂ側のスイツチに於
ける接続状態を特に規定する必要はない。
Ｓ１Ａ乃至Ｓ８Ａが図示の状態にある。このよう
なサンプリングを行う場合、Ｂ側のスイツチに於
ける接続状態を特に規定する必要はない。
さて、前記のように各スイツチの接続がなされ
ると、コンデンサＣ０Ａは基準電圧VRでチヤー
ジ・アツプされ、コンデンサＣ１Ａ及びＣ２Ａは
入力電圧AINでチヤージ・アツプされる。
ると、コンデンサＣ０Ａは基準電圧VRでチヤー
ジ・アツプされ、コンデンサＣ１Ａ及びＣ２Ａは
入力電圧AINでチヤージ・アツプされる。
また、スイツチＳ２Ａがオンになつていること
から、入力電圧AINは、そのままVCMPとして比
較器CPR１及びCPR２にも加えられ、そこで、
比較レベル電圧（＋VR／４）及び比較レベル電
圧（−VR／４）と比較されることになる。
から、入力電圧AINは、そのままVCMPとして比
較器CPR１及びCPR２にも加えられ、そこで、
比較レベル電圧（＋VR／４）及び比較レベル電
圧（−VR／４）と比較されることになる。
勿論、AIN＝3/8〔Ｖ〕のほうが比較レベル電
圧よりも大であるから、比較器出力電圧CP及び
CNはＨレベルとなつて出力される。
圧よりも大であるから、比較器出力電圧CP及び
CNはＨレベルとなつて出力される。
ステツプ２
スイツチＳ１Ａ乃至Ｓ８Ａ、スイツチＳ１Ｂ乃
至Ｓ８Ｂが図示の状態に接続されると、ステツプ
１に於いて得られた比較器出力電圧CP及びCNは
二つのフリツプ・フロツプＦ１及びＦ２に取り込
まれると共に二つのシフト・レジスタSR１及び
SR２にも入力される。
至Ｓ８Ｂが図示の状態に接続されると、ステツプ
１に於いて得られた比較器出力電圧CP及びCNは
二つのフリツプ・フロツプＦ１及びＦ２に取り込
まれると共に二つのシフト・レジスタSR１及び
SR２にも入力される。
フリツプ・フロツプＦ１及びＦ２からは、比較
器出力電圧CP及びCNが入力されたことに依り、
電圧DP及びDNが出力される。従つて、シフ
ト・レジスタSR１及びSR２には電圧DP及びDN
がデータとして入力されたものと考えて良い。
器出力電圧CP及びCNが入力されたことに依り、
電圧DP及びDNが出力される。従つて、シフ
ト・レジスタSR１及びSR２には電圧DP及びDN
がデータとして入力されたものと考えて良い。
また、この時、クロツク信号CLK２はＨレベ
ルになつている。そこで、Ａ側では演算増幅器出
力電圧VOA＝２×3/8−１＝−1/4〔Ｖ〕なる変換
が行われ、そして、Ｂ側ではコンデンサＣ０Ｂが
基準電圧VRでチヤージ・アツプされ、コンデン
サＣ１Ｂ及びＣ２Ｂが演算増幅器出力電圧VOA＝
−1/4〔Ｖ〕でチヤージ・アツプされることにな
る。
ルになつている。そこで、Ａ側では演算増幅器出
力電圧VOA＝２×3/8−１＝−1/4〔Ｖ〕なる変換
が行われ、そして、Ｂ側ではコンデンサＣ０Ｂが
基準電圧VRでチヤージ・アツプされ、コンデン
サＣ１Ｂ及びＣ２Ｂが演算増幅器出力電圧VOA＝
−1/4〔Ｖ〕でチヤージ・アツプされることにな
る。
更に、スイツチＳ１Ａがオンになつていること
から、演算増幅器出力電圧VOA＝−1/4〔Ｖ〕は
VCMPとなつて比較器CPR１及びCPR２に伝達さ
れ、そこで比較レベル電圧（＋1/4VR）及び比較
レベル電圧（−1/4VR）と比較されることにな
る。
から、演算増幅器出力電圧VOA＝−1/4〔Ｖ〕は
VCMPとなつて比較器CPR１及びCPR２に伝達さ
れ、そこで比較レベル電圧（＋1/4VR）及び比較
レベル電圧（−1/4VR）と比較されることにな
る。
その比較は、1/4＞−1/4≧−1/4、となり、比
較器出力電圧CPはＬレベル、比較器出力電圧CN
はＨレベルとなつて出力される。
較器出力電圧CPはＬレベル、比較器出力電圧CN
はＨレベルとなつて出力される。
このステツプに於いて、１ビツトの変換が行わ
れ、発生デイジツトは図示されているように１が
たつている。
れ、発生デイジツトは図示されているように１が
たつている。
ステツプ３
スイツチＳ１Ａ乃至Ｓ８Ａ、スイツチＳ１Ｂ乃
至Ｓ８Ｂが図示の状態に接続されると、ステツプ
２に於いて得られた比較器出力電圧CP及びCNが
フリツプ・フロツプＦ１及びＦ２とシフト・レジ
スタSR１及びSR２に取り込まれ、新たな電圧
DP及びDNとして処理される。
至Ｓ８Ｂが図示の状態に接続されると、ステツプ
２に於いて得られた比較器出力電圧CP及びCNが
フリツプ・フロツプＦ１及びＦ２とシフト・レジ
スタSR１及びSR２に取り込まれ、新たな電圧
DP及びDNとして処理される。
このステツプ３では、Ｂ側に於いて演算増幅器
出力電圧VOB＝２×（−1/4）＝−1/2〔Ｖ〕なる変
換が行われ、この演算増幅器出力電圧VOB＝−1/
２〔Ｖ〕は、比較器入力電圧VCMPとなつて比較器
CPR１及び比較器CPR２に入力される。
出力電圧VOB＝２×（−1/4）＝−1/2〔Ｖ〕なる変
換が行われ、この演算増幅器出力電圧VOB＝−1/
２〔Ｖ〕は、比較器入力電圧VCMPとなつて比較器
CPR１及び比較器CPR２に入力される。
そこでは、−1/4＞−1/2なる比較が行われ、比
較器出力電圧CP及びCNは両方ともＬレベルとな
つて出力される。
較器出力電圧CP及びCNは両方ともＬレベルとな
つて出力される。
この場合の発生デイジツトは図示されているよ
うに０がたつている。
うに０がたつている。
ステツプ４
スイツチＳ１Ａ乃至Ｓ８Ａ、スイツチＳ１Ｂ乃
至Ｓ８Ｂが図示の状態に接続されると、ステツプ
３に於いて得られた比較器出力電圧CP及びCNが
フリツプ・フロツプＦ１及びＦ２とシフト・レジ
スタSR１及びSR２に取り込まれ、新たな電圧
DP及びDNとして処理される。
至Ｓ８Ｂが図示の状態に接続されると、ステツプ
３に於いて得られた比較器出力電圧CP及びCNが
フリツプ・フロツプＦ１及びＦ２とシフト・レジ
スタSR１及びSR２に取り込まれ、新たな電圧
DP及びDNとして処理される。
このステツプ４では、Ａ側に於いて演算増幅器
出力電圧VOB＝２×（−1/2）＋１＝０〔Ｖ〕なる変
換が行われ、この演算増幅器出力電圧VOB＝０
〔Ｖ〕は、比較器入力電圧VCMPとなつて比較器
CPR１及び比較器CPR２に入力される。
出力電圧VOB＝２×（−1/2）＋１＝０〔Ｖ〕なる変
換が行われ、この演算増幅器出力電圧VOB＝０
〔Ｖ〕は、比較器入力電圧VCMPとなつて比較器
CPR１及び比較器CPR２に入力される。
そこでは、1/4＞０＞−1/4なる比較が行われ、
比較器出力電圧CPはＬレベル、比較器出力電圧
CNはＨレベルとなつて出力される。
比較器出力電圧CPはＬレベル、比較器出力電圧
CNはＨレベルとなつて出力される。
この場合の発生デイジツトは図示されているよ
うに−１である。
うに−１である。
以上でステツプ１乃至４からなる変換が終了し
たことになるが、ステツプ１に於いてはデイジツ
トの発生はないので、実際には、次の変換に於け
るステツプ１に依つて得られる発生デイジツト０
を用い10（−１）０とする。
たことになるが、ステツプ１に於いてはデイジツ
トの発生はないので、実際には、次の変換に於け
るステツプ１に依つて得られる発生デイジツト０
を用い10（−１）０とする。
第６図は第４図及び第５図に関して説明したシ
フト・レジスタ及び加算器の動作説明図を表し、
第６図並びに第７図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとす
る。尚、次の説明には第４図及び第５図も参照す
るものとする。
フト・レジスタ及び加算器の動作説明図を表し、
第６図並びに第７図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとす
る。尚、次の説明には第４図及び第５図も参照す
るものとする。
ここで用いたシフト・レジスタSR１及びSR２
では、最初に入力されたデータ即ち電圧CP＝
DP、或いは、電圧CN＝DNが最上位桁になるの
で、データ入力端Dioに近いデータが最下位桁に
なる。
では、最初に入力されたデータ即ち電圧CP＝
DP、或いは、電圧CN＝DNが最上位桁になるの
で、データ入力端Dioに近いデータが最下位桁に
なる。
二つのシフト・レジスタSR１及びSR２に入力
されたデータは、それぞれ対応桁どうしを加算器
CTで加算する。
されたデータは、それぞれ対応桁どうしを加算器
CTで加算する。
加算器CHは４ビツトであるが、最上位桁から
出た桁上がり出力をインバータで反転し、所謂、
２の補数２進コードの符号ビツトとして用いてい
るので、シフト・レジスタSR１及びSR２に蓄積
されるデータが４桁であるが、実際に２進に変換
すると５ビツトになる。
出た桁上がり出力をインバータで反転し、所謂、
２の補数２進コードの符号ビツトとして用いてい
るので、シフト・レジスタSR１及びSR２に蓄積
されるデータが４桁であるが、実際に２進に変換
すると５ビツトになる。
さて、第４図及び第５図に関して説明したよう
に、発生デイジツトは10（−１）０であるが、シ
フト・レジスタに実際に蓄えられるデータである
電圧CP（＝DP）或いは電圧CN（＝DN）は第５図
に見られるようにシフト・レジスタSR１に於い
ては1000、シフト・レジスタSR２では1101であ
る。即ち、発生デイジツトが１の場合、電圧CP
は１、発生デイジツトが−１の場合、電圧CNは
０である。
に、発生デイジツトは10（−１）０であるが、シ
フト・レジスタに実際に蓄えられるデータである
電圧CP（＝DP）或いは電圧CN（＝DN）は第５図
に見られるようにシフト・レジスタSR１に於い
ては1000、シフト・レジスタSR２では1101であ
る。即ち、発生デイジツトが１の場合、電圧CP
は１、発生デイジツトが−１の場合、電圧CNは
０である。
ところで、シフト・レジスタSR２に於けるデ
ータは、実際には00（−１）０＝−0010であり、
２の補数表現で表したような形になつている。
ータは、実際には00（−１）０＝−0010であり、
２の補数表現で表したような形になつている。
そこで、シフト・レジスタSR１及びSR２に入
力されているデータの各桁同志を加算し、そし
て、最下位桁に１を加えると元のコードに戻り、
通常のＡ／Ｄ変換の場合に於ける出力と同じ形と
なるものである。
力されているデータの各桁同志を加算し、そし
て、最下位桁に１を加えると元のコードに戻り、
通常のＡ／Ｄ変換の場合に於ける出力と同じ形と
なるものである。
ここで用いる加算器CTとしては、周知のもの
であつて良く、例えば４ビツト２進全加算器
MB74LS283（富士通製）を用いることができる。
であつて良く、例えば４ビツト２進全加算器
MB74LS283（富士通製）を用いることができる。
第７図はMB74LS283のブロツク図を表し、ま
た、第８図はその機能の説明図を表している。
た、第８図はその機能の説明図を表している。
本発明に依るＡ／Ｄ変換器では、制御信号の指
示に応答し、入力電圧Viが第１電圧値と第２電圧
値との間にあるときは前記入力電圧Viを２倍した
出力電圧（VOA＝2Vi）、前記入力電圧Viが前記第
１電圧値より大のときは前記入力電圧Viを２倍し
た電圧から基準電圧VRを減算した出力電圧（VOA
＝2Vi−VR）、前記入力電圧Viが前記第２電圧値
より小のときは前記入力電圧Viを２倍した電圧に
前記基準電圧VRを加算した出力電圧（VOA＝2Vi
＋VR）の３種類の出力電圧を選択的に発生する
変換回路と、Ａ／Ｄ変換開始時に被変換入力電圧
AINを取り込み、Ａ／Ｄ変換中に於いては変換
ステツプ毎に選択的に前記出力電圧VOAを取り込
んで前記入力電圧Viとして前記変換回路へ与える
入力回路SA，Ｓ８Ａと、前記出力電圧VOAと前
記第１電圧値とを比較する第１比較器CPR１、
前記出力電圧VOAと前記第２電圧値とを比較する
第２比較器CPR２を有し、それらの出力CP，
CNに基づいて前記変換ステツプ毎に発生される
前記制御信号を前記変換回路へ与える制御回路
と、前記変換ステツプを繰り返すことに依り、前
記第１及び第２比較器から順次出力される出力デ
ータをデイジタル・コードに変換して出力するコ
ード化変換回路SR１，SR２，CTとを具備し、前
記第１電圧値は０と＋VR／２との間の電圧値と
し、前記第２電圧値は０と−VR／２との間の電
圧値とする構成を採つている。
示に応答し、入力電圧Viが第１電圧値と第２電圧
値との間にあるときは前記入力電圧Viを２倍した
出力電圧（VOA＝2Vi）、前記入力電圧Viが前記第
１電圧値より大のときは前記入力電圧Viを２倍し
た電圧から基準電圧VRを減算した出力電圧（VOA
＝2Vi−VR）、前記入力電圧Viが前記第２電圧値
より小のときは前記入力電圧Viを２倍した電圧に
前記基準電圧VRを加算した出力電圧（VOA＝2Vi
＋VR）の３種類の出力電圧を選択的に発生する
変換回路と、Ａ／Ｄ変換開始時に被変換入力電圧
AINを取り込み、Ａ／Ｄ変換中に於いては変換
ステツプ毎に選択的に前記出力電圧VOAを取り込
んで前記入力電圧Viとして前記変換回路へ与える
入力回路SA，Ｓ８Ａと、前記出力電圧VOAと前
記第１電圧値とを比較する第１比較器CPR１、
前記出力電圧VOAと前記第２電圧値とを比較する
第２比較器CPR２を有し、それらの出力CP，
CNに基づいて前記変換ステツプ毎に発生される
前記制御信号を前記変換回路へ与える制御回路
と、前記変換ステツプを繰り返すことに依り、前
記第１及び第２比較器から順次出力される出力デ
ータをデイジタル・コードに変換して出力するコ
ード化変換回路SR１，SR２，CTとを具備し、前
記第１電圧値は０と＋VR／２との間の電圧値と
し、前記第２電圧値は０と−VR／２との間の電
圧値とする構成を採つている。
この構成からなるＡ／Ｄ変換器に依ると、比較
レベル電圧を異にする複数の比較器を用いてある
ことから、（２×入力電圧±基準電圧）及び（２
×入力電圧）の３種類の変換出力を容易に発生さ
せることができ、そして、二つの比較レベル電圧
の範囲内にある入力電圧に対しては、基準電圧の
加減算を行うことなく、単に入力電圧を２倍して
送出するようにしてあることに依り、比較レベル
電圧に最大で±100〔％〕の変動が存在しても、正
常な変換を行うことが可能であり、また、１ステ
ツプで１ビツトの変換がなされることから変換動
作を高速化することができ、更にまた、量子化誤
差や微分非直線性誤差或いは非直線性誤差が改善
される。
レベル電圧を異にする複数の比較器を用いてある
ことから、（２×入力電圧±基準電圧）及び（２
×入力電圧）の３種類の変換出力を容易に発生さ
せることができ、そして、二つの比較レベル電圧
の範囲内にある入力電圧に対しては、基準電圧の
加減算を行うことなく、単に入力電圧を２倍して
送出するようにしてあることに依り、比較レベル
電圧に最大で±100〔％〕の変動が存在しても、正
常な変換を行うことが可能であり、また、１ステ
ツプで１ビツトの変換がなされることから変換動
作を高速化することができ、更にまた、量子化誤
差や微分非直線性誤差或いは非直線性誤差が改善
される。
第１図は本発明一実施例の要部ブロツク図、第
２図は第１図に見られる実施例の入出力特性を説
明する為の線図、第３図Ａ乃至Ｄは変換回路に用
いる電子回路の動作を説明する為の要部回路説明
図、第４図は第３図に見られる電子回路を二つ用
いて構成したＡ／Ｄ変換器を具体的にした要部回
路説明図、第５図は第４図に見られるＡ／Ｄ変換
器の動作を説明する為のものであつて、Ａはクロ
ツク信号の波形及びスイツチの動作タイミング
図、Ｂはスイツチの動作並びに主要個所の信号や
電圧を示す説明図、第６図はシフト・レジスタ及
び加算器の動作説明図、第７図は加算器のブロツ
ク図、第８図は加算器の機能を説明する図、第９
図及び第１０図は従来例の要部ブロツク図、第１
１図及び第１２図は第９図及び第１０図に見られ
る従来例の入出力特性を説明する為の線図をそれ
ぞれ示している。 図に於いて、１１は変換回路、１２は比較器、
Viは入力電圧、V0は出力電圧、VRは基準電圧、
ａは指令信号をそれぞれ示している。
２図は第１図に見られる実施例の入出力特性を説
明する為の線図、第３図Ａ乃至Ｄは変換回路に用
いる電子回路の動作を説明する為の要部回路説明
図、第４図は第３図に見られる電子回路を二つ用
いて構成したＡ／Ｄ変換器を具体的にした要部回
路説明図、第５図は第４図に見られるＡ／Ｄ変換
器の動作を説明する為のものであつて、Ａはクロ
ツク信号の波形及びスイツチの動作タイミング
図、Ｂはスイツチの動作並びに主要個所の信号や
電圧を示す説明図、第６図はシフト・レジスタ及
び加算器の動作説明図、第７図は加算器のブロツ
ク図、第８図は加算器の機能を説明する図、第９
図及び第１０図は従来例の要部ブロツク図、第１
１図及び第１２図は第９図及び第１０図に見られ
る従来例の入出力特性を説明する為の線図をそれ
ぞれ示している。 図に於いて、１１は変換回路、１２は比較器、
Viは入力電圧、V0は出力電圧、VRは基準電圧、
ａは指令信号をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 制御信号の指示に応答し、入力電圧Viが第１
電圧値と第２電圧値との間にあるときは前記入力
電圧Viを２倍した出力電圧（VOA＝2Vi）、前記入
力電圧Viが前記第１電圧値より大のときは前記入
力電圧Viを２倍した電圧から基準電圧VRを減算
した出力電圧（VOA＝2Vi−VR）、前記入力電圧Vi
が前記第２電圧値より小のときは前記入力電圧Vi
を２倍した電圧に前記基準電圧VRを加算した出
力電圧（VOA＝2Vi＋VR）の３種類の出力電圧を
選択的に発生する変換回路と、 Ａ／Ｄ変換開始時に被変換入力電圧AINを取
り込み、Ａ／Ｄ変換中に於いては変換ステツプ毎
に選択的に前記出力電圧VOAを取り込んで前記入
力電圧Viとして前記変換回路へ与える入力回路
SA，Ｓ８Ａと、 前記出力電圧VOAと前記第１電圧値とを比較す
る第１比較器CPR１、前記出力電圧VOAと前記第
２電圧値とを比較する第２比較器CPR２を有し、
それらの出力CP，CNに基づいて前記変換ステツ
プ毎に発生される前記制御信号を前記変換回路へ
与える制御回路と、 前記変換ステツプを繰り返すことに依り、前記
第１及び第２比較器から順次出力される出力デー
タをデイジタル・コードに変換して出力するコー
ド化変換回路SR１，SR２，CTと を具備し、 前記第１電圧値は０と＋VR／２との間の電圧
値とし、前記第２電圧値は０と−VR／２との間
の電圧値としたことを特徴とするＡ／Ｄ変換器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192039A JPS6256023A (ja) | 1985-09-02 | 1985-09-02 | Ａ／ｄ変換器 |
| CA000516940A CA1338910C (en) | 1985-09-02 | 1986-08-27 | Analog-to-digital conversion system |
| EP86306775A EP0214831B1 (en) | 1985-09-02 | 1986-09-02 | Analog-to-digital converter and method of analog-to-digital conversion |
| KR8607325A KR900006542B1 (en) | 1985-09-02 | 1986-09-02 | A/d convertion system |
| DE8686306775T DE3682986D1 (de) | 1985-09-02 | 1986-09-02 | Analog/digital-wandler und verfahren zur analog/digital wandlung. |
| US06/902,586 US4748440A (en) | 1985-09-02 | 1986-09-02 | Analog-to-digital conversion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192039A JPS6256023A (ja) | 1985-09-02 | 1985-09-02 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6256023A JPS6256023A (ja) | 1987-03-11 |
| JPH0331286B2 true JPH0331286B2 (ja) | 1991-05-02 |
Family
ID=16284586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60192039A Granted JPS6256023A (ja) | 1985-09-02 | 1985-09-02 | Ａ／ｄ変換器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4748440A (ja) |
| EP (1) | EP0214831B1 (ja) |
| JP (1) | JPS6256023A (ja) |
| KR (1) | KR900006542B1 (ja) |
| CA (1) | CA1338910C (ja) |
| DE (1) | DE3682986D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1002287A6 (fr) * | 1988-06-03 | 1990-11-20 | Univ Catholique Louvain | Procede de conversion analogique/numerique et convertisseur analogique/numerique cyclique. |
| GB8821279D0 (en) * | 1988-09-12 | 1988-10-12 | Gen Electric Co Plc | Analogue to digital convertors |
| US5355135A (en) * | 1989-01-30 | 1994-10-11 | Linear Technology Corporation | Semi-flash A/D converter using switched capacitor comparators |
| KR930007719B1 (ko) * | 1990-05-12 | 1993-08-18 | 금성일렉트론 주식회사 | 아날로그/디지탈 변환회로 |
| JPH04371025A (ja) * | 1991-06-19 | 1992-12-24 | Nec Corp | Ａ／ｄ変換回路 |
| GB9218987D0 (en) * | 1992-09-08 | 1992-10-21 | Fujitsu Ltd | Voltage storage circuits |
| EP0698315B1 (en) * | 1993-05-12 | 2001-03-07 | Analog Devices, Incorporated | Algorithmic a/d converter with digitally calibrated output |
| JPH07154259A (ja) * | 1993-12-01 | 1995-06-16 | Mitsubishi Electric Corp | アナログ／デジタル変換回路 |
| US5668549A (en) * | 1994-11-10 | 1997-09-16 | National Semiconductor Corporation | Radix 2 architecture and calibration technique for pipelined analog to digital converters |
| GB9503783D0 (en) * | 1995-02-24 | 1995-04-12 | Fujitsu Ltd | Analog-to-digital converters |
| FR2738426B1 (fr) * | 1995-08-29 | 1998-02-13 | Univ Neuchatel | Dispositif de traitement numerique d'un signal analogique devant etre restitue sous forme analogique |
| US5710563A (en) * | 1997-01-09 | 1998-01-20 | National Semiconductor Corporation | Pipeline analog to digital converter architecture with reduced mismatch error |
| US5861829A (en) | 1997-04-28 | 1999-01-19 | Marvell Technology Group, Ltd. | High-speed, low power, medium resolution analog-to-digital converter and method of stabilization |
| US6124820A (en) * | 1997-11-20 | 2000-09-26 | National Semiconductor Corporation | Error correction architecture for pipeline analog to digital converters |
| KR20090050402A (ko) * | 2007-11-15 | 2009-05-20 | 한국과학기술원 | 아날로그 디지털 변환기의 허용 입력 범위를 증가시키기위한 신호레벨 변환 회로 |
| WO2010044444A1 (ja) * | 2008-10-17 | 2010-04-22 | 国立大学法人静岡大学 | 巡回型ａ／ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3049701A (en) * | 1957-08-15 | 1962-08-14 | Thompson Ramo Wooldridge Inc | Converting devices |
| US3308284A (en) * | 1963-06-28 | 1967-03-07 | Ibm | Qui-binary adder and readout latch |
| BE791057A (fr) * | 1971-11-17 | 1973-05-08 | Cit Alcatel | Convertisseur analogique-numerique a recirculation |
| JPS59132231A (ja) * | 1983-01-18 | 1984-07-30 | Nec Corp | アナログ−デイジタル変換器 |
| JPS59149418A (ja) * | 1983-02-16 | 1984-08-27 | Yokogawa Hokushin Electric Corp | インタフエ−ス回路 |
-
1985
- 1985-09-02 JP JP60192039A patent/JPS6256023A/ja active Granted
-
1986
- 1986-08-27 CA CA000516940A patent/CA1338910C/en not_active Expired - Fee Related
- 1986-09-02 KR KR8607325A patent/KR900006542B1/ko not_active Expired
- 1986-09-02 EP EP86306775A patent/EP0214831B1/en not_active Expired
- 1986-09-02 DE DE8686306775T patent/DE3682986D1/de not_active Expired - Lifetime
- 1986-09-02 US US06/902,586 patent/US4748440A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6256023A (ja) | 1987-03-11 |
| DE3682986D1 (de) | 1992-01-30 |
| EP0214831A3 (en) | 1989-02-22 |
| EP0214831B1 (en) | 1991-12-18 |
| EP0214831A2 (en) | 1987-03-18 |
| US4748440A (en) | 1988-05-31 |
| CA1338910C (en) | 1997-02-11 |
| KR900006542B1 (en) | 1990-09-07 |
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| JPH0531853B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |