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JPH0332224B2 - - Google Patents
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JPH0332224B2 - - Google Patents

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JPH0332224B2
JPH0332224B2 JP56043093A JP4309381A JPH0332224B2 JP H0332224 B2 JPH0332224 B2 JP H0332224B2 JP 56043093 A JP56043093 A JP 56043093A JP 4309381 A JP4309381 A JP 4309381A JP H0332224 B2 JPH0332224 B2 JP H0332224B2
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Teii Boa Maaku
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 本発明はCMOSプロセス技術とCMOS製造技
術の分野に関するものである。
COS／MOSトランジスタとしても知られてい
る相補金属−酸化物−半導体（CMOS）トラン
ジスタは半導体の分野でよく知られており、低電
力であることが必要な用途にしばしば用いられ
る。更に、CMOS電界効果トランジスタはスイ
ツチング速度が高く、広い電源電圧の範囲でノイ
ズに対して非常に強いから多くの用途で有用であ
る。
ｎチヤンネル素子またはｐチヤンネル素子を用
いる高密度MOS回路においては、基板中を動く
イオン化された粒子が障害をひき起すことがあり
得ることが最近見出されている。最も典型的に
は、アルフア粒子が自由少数キヤリヤを発生す
る。それらの少数キヤリヤは、たとえば能動素子
のゲートの下を漂つて電荷パターンを乱す傾向が
ある。その結果としてひき起される障害（しばし
ば「ソフト障害」と呼ばれる）は、密度が高くな
るにつれてますます面倒なものとなる。しかし、
CMOS回路はこのような種類の障害に十分強く、
そのために高密度の用途にCMOS技術はますま
す重要になつてきている。
CMOS素子の製造においては、チヤンネル・
ストツプ（「ガード・バンド」または分離領域と
も呼ばれる）が、能動素子を囲む基板中に形成さ
れる。それらの領域は、典型的には、能動素子の
主領域の導電型と同じ導電型の高濃度にドープさ
れた「フレーム」である。それらの領域は、にせ
のMOS作用によりひき起されるような、近くの
素子間の洩れを減少させるために用いられる。こ
のにせのMOS作用は相互接続線上に存在する電
位などによつてしばしばひき起されるものであ
る。
CMOSを製造するために一般に用いられてい
る方法においては、ｐ形井戸のような井戸が最初
に形成される。それから、別のマスキング操作に
より、ｐ形井戸の中にｎチヤンネル素子がｎチヤ
ンネル・ストツプとともに作られる。これに続い
て、ｐチヤンネル素子とｐチヤンネル・ストツプ
を作るために別のマスキング工程が用いられる。
チヤンネル・ストツプは能動素子から必ず離隔さ
せねばならない。
米国特許第4013484号にCMOSチヤンネル・ス
トツプを形成するための改良された方が開示され
ている。この方法では、余分のマスキング工程を
行うことなしに、チヤンネル・ストツプは相互間
および能動素子との間で整列された状態で作られ
る。これらのチヤンネル・ストツプは互いに接触
するとともに、能動素子のソース領域およびドレ
イン領域に接触して、高密度製造ができるように
している。
以下に説明する本発明のCMOS製造法は、フ
イールド酸化物領域を形成する際に附随してチヤ
ンネル・ストツプが形成される点が、従来の
CMOS製造法より優れている。このために、従
来の方法と比較して製造工程が大幅に短縮され
る。また、本発明の方法により、金属接点なしで
スタチツク・メモリセル（双安定回路）を作るこ
とができる。
この明細書では、ｎ形領域すなわちｎ形井戸を
含む基板中に分離領域すなわちチヤンネル・スト
ツプを形成する方法を説明する。窒化シリコン
（Si8N4）に開口部を形成する。この開口部はｎ
形の井戸の周辺部に形成する。この開口部を通じ
てｐ形ドーパントを基板中にドープする。次に、
開口部の下側に基板部分にフイールド酸化物を成
長させる。このフイールド酸化物の成長によりｎ
形井戸に隣接する領域に、ｎ形の井戸からのｎ形
ドーパントが蓄積されてｎ形領域が形成される。
ドーピング工程で残つたｐ形ドーパントからｐ形
領域もｎ形領域に隣接して形成される。このよう
にして、フイールド酸化物の成長中にｎ形とｐ形
の分離領域が同時に形成される。
以下、図面を参照して本発明を詳細に説明す
る。
相補金属−酸化物−半導体（CMOS）の製造
方法により、ｎ形領域と、それに隣接するｐ形領
域とを含む分離領域チヤンネル・ストツプを作る
ことができる。それらの領域はフイールド酸化物
の成長中に同時に形成される。
以下の説明においては、本発明を完全に理解で
きるようにするために、具体的な例をいくつかあ
げているが、それらの具体例のみに本発明は制限
されるものではない。また、説明を不必要に詳し
く行つて本発明の要旨が不明瞭となることを避け
るために、マスキング工程とか洗浄工程のような
周知の工程については説明を省いてある。
まず第１図を参照して、本発明の方法ではｐ形
単結晶シリコン基板１０を用いる。この基板は60
オーム−cmのレベルまで不純物がドープされてい
る。この基板中にｎ形の井戸（ｎ形領域）１４を
形成する。この井戸の中にｐチヤンネル・トラン
ジスタを作る。出発材料がｎ形シリコンではなく
てｐ形シリコンである点が、本発明が従来の多く
の方法と少し異なる点である。
まず、基板上に酸化物（二酸化シリコン）の層
１１を約550オングストロームの厚さに成長させ
る。それから、通常のマスキング工程とエツチン
グ工程を行つて、ホトレジスト層と酸化物層１１
に開口部１２をあける。この開口部１２はｎ形井
戸１４を形成する基板領域を定める。ここで説明
している実施例においては、ｎ形井戸を形成する
ために、りんのイオンを50KeVのエネルギーレ
ベルで4.0×1012の濃度レベルまで注入する。
次に、ホトレジストを除去してから、基板の表
面に酸化物を再び成長させる（第２図）。ｎ形井
戸１４の上では酸化物は、シリコンが酸化物層１
１により保護されている領域の上におけるよりも
速く成長する。酸化物層の厚さはあまり厳密では
ないが、領域１４の上には約550オングストロー
ムの厚さで酸化物層（層１１ｂ）が成長させられ
る。その結果として、残りの領域の上に酸化物層
（たとえば層１１ａ）が約850オングストロームま
で厚くなる。
井戸１４が形成された後で酸化物が再成長する
と、ｎ形領域の輪郭を定める縁部１３が形成され
る。こうすると、次の工程で井戸とマスクの位置
合わせを比較的容易に行えるから、非常に価値が
ある。
次に、酸化物層１１ａ，１１ｂの上に窒化シリ
コン（Si8N4）の層１６を約1000オングストロー
ムの厚さに付着する。次に、ｎ形ドーパントを基
板中に拡散させるために、基板に高温ドライブ工
程を施し、第３図に示されているような深い井戸
１４を形成する（第３〜９図においては、井戸の
縁部をよく示すために基板を左側へずらしてい
る）。
次に、通常のマスキング工程とエツチング工程
により、井戸１４の周辺部でホトレジスト１７と
窒化シリコン層１６を通じて開口部２０を形成す
る。酸化物層の縁部１３により前記したようにし
てマスクの位置合わせを正しく行つて、井戸１４
の縁部が開口部２０の中に位置するようにする。
それから、第４図に示すように、ｐ形領域２１
を形成するために開口部２０を用いる。前記した
ように、１×1018／cm2の濃度レベルまでホウ素イ
オンを注入する。ｐ形領域２１は井戸１４の縁部
と交差し、このｐ形領域２１からのｐ形ドーパン
トが井戸１４の縁部（ｎ形領域）をほとんどなく
す。
次に、基板上にフイールド酸化物層２７を成長
させる。周知のように、窒化シリコン層は酸化物
の成長を妨げるから、フイールド酸化物層２７は
図示の基板部分のうち主として開口部２０の中の
部分だけが成長する。たとえば、この酸化物層は
湿つた酸素雰囲気中において920℃の温度で12時
間成長させることができる。この場合には、酸化
物層２７は約1.2ミクロンの厚さまで成長させら
れる。
酸化物層２７がｎ形井戸１４の中に成長するに
つれて（第５図）、この井戸の中のりんのドーパ
ントが酸化物の縁部に積み重ねられる。りんドー
パントは、ホウ素が酸化物中に拡散するほど容易
には、酸化物中に拡散しない。したがつて、不純
物（ｎ形）濃度が井戸におけるよりも高い領域２
５（第５図）が形成される。酸化物層が成長する
につれてホウ素が酸化物中に拡散するが、ｐ形領
域２１からの十分な量のホウ素が残つて領域２４
を形成する。したがつて、酸化物領域２７が成長
するにつれて隣接する領域２４，２５が形成され
る。これらの領域はチヤンネル・ストツプすなわ
ち分離領域を形成する。このチヤンネル・ストツ
プは重要なことに最少限の工程で形成され、実際
にはフイールド酸化物形成の副産物として形成さ
れる。
次に第６図を参照して、ホトレジスト層３０を
エツチングして開口部３２，３３を作るために通
常のマスキング工程を用いる。それらの開口部は
ｐチヤンネル素子のためのソース領域とドレイン
領域を形成するために用いられる。ホウ素イオン
をそれらの開口部を通じて注入して領域３５，３
６を形成する。１回のイオン打ち込み数は５×
1015／cm2が好適である。
ここで説明している実施例においては、ホトレ
ジスト層３０を除去した後で、酸化物層１１ａと
１１ｂを除去してから、基板上にゲート酸化物層
１５を形成する。この新しい酸化物層の厚さは約
400オングストロームである。次に、ゲート酸化
物層１５をエツチングして開口部３８（第７図）
をあけ、領域３５を露出させる。
次に、基板上に多結晶シリコン層を約5500オン
グストロームの厚さで付着させる。この多結晶シ
リコンにはりんをドープする。それから、この多
結晶シリコンをパターン化して線３９とゲート部
材４０のような集積回路用素子を形成する（第８
図）。ここで説明している実施例では、ゲート部
材４０は領域３５と３６から約3.5ミクロンだけ
隔てられる。線３９は開口部３８を介してｐ形領
域３５に接触する。この多結晶シリコン部材から
のｎ形ドーパントが領域３５内に拡散して、領域
３５の内部にｎ形領域３７を形成する。
第９図に示されているように、基板へホウ素イ
オンを約１×1014／cm2のレベルで注入する。この
注入によりｐ形ブリツジ領域４２，４３が形成さ
れる。これらの領域はゲート部材４０と整列して
形成され、主ソース領域３５と主ドレイン領域３
６をゲート部材４０まで延長させる。より低濃度
でドープされている領域４２，４３からのホウ素
だけがゲート部材４０の下側を（次の処理工程中
に）水平方向に拡散する。領域４２，４３内の不
純物濃度は領域３５，３６内の不純物濃度よりは
るかに低いから、ゲート部材の下側を拡散するド
ーパントの量ははるかに少い。したがつて、第９
図に示されているｐチヤンネル素子のミラー容量
は小さくなる。
以上説明したCMOS回路のためのｐチヤンネ
ル素子を作るために周知の処理工程を採用できる
こと、およびそれらのｎチヤンネル素子は第９図
に示されているｐチヤンネル素子の製造と同時に
製造できることが、当業者には明らかであろう。
次に第１０図を参照する。この図には、スタチ
ツク・メモリに一般に用いられる双安定回路（フ
リツプフロツプ）が示されている。第１０図に示
されている回路では、ｐチヤンネル素子（負荷）
がダイオードを介してｎチヤンネル素子へ接続さ
れる。それらのダイオードは第９図の領域３５と
３７の間の接合により形成される（同時に作られ
る他のｐチヤンネル素子の場合にも同様の接合に
より形成される）。線３９は領域３７を双安定回
路中の４個のトランジスタの２つのゲートと、１
つのｎチヤンネル素子のドレイン領域（図示せ
ず）へ接続する。
以上説明した方法により領域３７（これは実際
には埋め込まれた接点である）は双安定回路のｐ
チヤンネル素子への接続部を構成する。この接点
は反転された方法により容易に形成される。この
ことは、この接続のために金属接点を用いなけれ
ばならない従来の多くの回路とは対照的である。
本発明の方法では金属接点は用いないから、それ
らの双安定回路をより狭い基板面積で作ることが
できる。
以上、フイールド酸化物層の形成にほぼ附随し
て分離領域すなわちチヤンネル・ストツプが形成
されるCMOS集積回路の製造方法について説明
した。この方法により金属接点のない双安定回路
を製造できる。更に、この方法によりミラー容量
が最小であるｐチヤンネル素子を製造できる。
【図面の簡単な説明】
第１図は基板中のｎ形井戸の形成を示す基板の
横断面図、第２図はｎ形井戸の上での酸化物層の
再成長後の基板を示す横断面図、第３図はドライ
プ工程とSi8N4層内での開口部の形成後の第２図
に示されている基板の横断面図、第４図はドーピ
ング工程中の第３図の基板を示す横断面図、第５
図はフイールド酸化物層の形成後における第４図
に示されている基板の横断面図、第６図はマスキ
ング工程の後で、ｐチヤンネル・トランジスタの
ソース領域とドレイン領域の形成に用いられるド
ーピング工程中の第５図に示されている基板の横
断面図、第７図はｐ形領域の１つにおける埋め込
まれた接点のための開口部が形成された後の第６
図に示されている基板の横断面図、第８図は基板
上に形成された多結晶シリコン層がパターン化さ
れた後の第７図に示されている基板の横断面図、
第９図はドーピング工程中の第８図に示されてい
る基板の横断面図、第１０図は本発明の方法で作
られた双安定メモリの回路図である。 １０……基板、１１ａ，１１ｂ……酸化物層、
１２，２０，３８……開口部、１４……井戸、１
５……ゲート酸化物層、１６……窒化シリコン
層、１７，３０……ホトレジスト層、２１……ｐ
形領域、２７……フイールド酸化物層、３５……
ソース領域、３６……ドレイン領域、３９……
線、４０……ゲート部材。

Claims (1)

  1. 【特許請求の範囲】 １ CMOS集積回路の製造において、基板中に
    分離領域を形成する方法であつて： 前記基板中にｎ形ドーパントでｎ形の井戸を形
    成する工程と； 前記基板上に窒化シリコン層を形成する工程
    と； 前記井戸の一部と前記基板のうち前記井戸に隣
    接する部分との上の部分の前記窒化シリコン層に
    開口部をあける工程と； この開口部を通じて前記基板中にｐ形ドーパン
    トをドーピングする工程と； 前記開口部の所で前記基板上に酸化物を形成す
    る酸化物形成工程にして、前記ｐ形ドーパントと
    前記ｎ形ドーパントとは、前記ｐ形ドーパントの
    方が前記ｎ形ドーパントよりも容易に酸化物中に
    拡散するものであるように選択されており、前記
    酸化物の形成により、前記酸化物の下側に形成さ
    れるｐ形領域に近接した所に、前記酸化物の下側
    の前記ｎ形の井戸からのｎ形ドーパントを蓄積さ
    せ、それにより前記酸化物の下側に形成されるｎ
    形領域とこれに近接している前記ｐ形領域とによ
    り分離領域を形成する酸化物形成工程と を含むことを特徴とする基板中に分離領域を形成
    する方法。 ２ 特許請求の範囲の第１項に記載の方法であつ
    て、前記ｎ形の井戸を形成する工程は、前記基板
    上に酸化物層を形成する工程と、前記井戸のため
    の基板領域を形成するために前記酸化物層をエツ
    チングする工程とを含むことを特徴とする方法。 ３ 特許請求の範囲の第２項に記載の方法であつ
    て、前記ｎ形の井戸の前記形成後に前記井戸の上
    に、前記井戸の輪郭を示す酸化物の縁部が生ずる
    ように酸化物層を再成長させる工程を有すること
    を特徴とする方法。 ４ 特許請求の範囲の第１項に記載の方法であつ
    て、前記井戸をりんのドーパントで形成すること
    を特徴とする方法。 ５ 特許請求の範囲の第４項に記載の方法であつ
    て、前記ｐ形ドーパントはホウ素であることを特
    徴とする方法。 ６ CMOS集積回路の製造において、一体に埋
    め込まれた接点とチヤンネル・ストツプを有する
    ｐチヤンネル・トランジスタを形成する方法であ
    つて： 前記基板中にｎ形ドーパントでｎ形の井戸を形
    成する工程と； 前記基板上に窒化シリコン層を形成する工程
    と； 前記井戸の一部と前記基板のうち前記井戸に隣
    接する部分との上の部分の前記窒化シリコン層に
    開口部をあける工程と； この開口部を通じて前記基板中にｐ形ドーパン
    トをドーピングする工程と； 前記開口部の所で前記基板上に酸化物を形成す
    る酸化物形成工程にして、前記ｐ形ドーパントと
    前記ｎ形ドーパントとは、前記ｐ形ドーパントの
    方が前記ｎ形ドーパントよりも容易に酸化物中に
    拡散するものであるように選択されており、前記
    酸化物の形成により、前記酸化物の下側に形成さ
    れるｐ形領域に近接した所に、前記酸化物の下側
    の前記ｎ形の井戸からのｎ形ドーパントを蓄積さ
    せ、それにより前記酸化物の下側に形成されるｎ
    形領域とこれに近接している前記ｐ形領域とによ
    りチヤンネル・ストツプを形成する酸化物形成工
    程と； 前記基板中の前記ｎ形の井戸に、前記ｐチヤン
    ネル・トランジスタのｐ形のソース主領域になる
    領域とドレイン主領域になる領域とを、それら相
    互を離隔させてかつそれらの一方を前記チヤンネ
    ル・ストツプの前記ｎ形領域に隣接させて形成す
    る工程と； 前記基板上にｎ形ドーパントをドープされた多
    結晶シリコン層を形成する工程にして、その多結
    晶シリコン層が前記ソース主領域になる領域およ
    びドレイン主領域になる領域の一方の領域に接触
    して当該一方の領域中にｎ形の領域が作られるよ
    うに、多結晶シリコン層を形成する工程と； 離隔している前記ソース主領域になる領域と前
    記ドレイン主領域になる領域との間にそれらから
    臨隔させてゲート部材を形成するとともに、前記
    ソース主領域になる領域と前記ドレイン主領域に
    なる領域の一方の領域に接触している線を形成す
    るように、前記多結晶シリコン層をパターン化す
    る工程と； 前記ソース主領域になる領域および前記ドレイ
    ン主領域になる領域よりも低い濃度でドープさ
    れ、かつ前記ゲート部材の両端それぞれの縁部の
    下側まで前記ソース主領域になる領域および前記
    ドレイン主領域になる領域それぞれを接続する２
    つのｐ形領域を形成するためのドーピング工程と を含む、一体に埋め込まれた接点とチヤンネル・
    ストツプを有するｐチヤンネル・トランジスタを
    形成する方法。 ７ 特許請求の範囲の第６項に記載の方法であつ
    て、前記ｐ形ドーパントはホウ素であることを特
    徴とする方法。 ８ 特許請求の範囲の第７項に記載の方法であつ
    て、前記ｎ形の井戸をりんのドーパントで形成す
    ることを特徴とする方法。
JP4309381A 1980-03-24 1981-03-24 Method of forming channel stop on substrate of c-mos integrated circuit Granted JPS56150838A (en)

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