JPH0332247B2 - - Google Patents
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- JPH0332247B2 JPH0332247B2 JP55057395A JP5739580A JPH0332247B2 JP H0332247 B2 JPH0332247 B2 JP H0332247B2 JP 55057395 A JP55057395 A JP 55057395A JP 5739580 A JP5739580 A JP 5739580A JP H0332247 B2 JPH0332247 B2 JP H0332247B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
本発明はデイジタル信号をアナログ信号へ変換
するデイジタルアナログ変換器（以下DACと略
す）に関するものであり、特に集積回路技術又は
超高密度集積回路技術によつて製造するに適した
モノリシツクデイジタルアナログ変換器の回路技
術手段に関するものである。 第１図はアデイビ・アール・ハマデ（Adib
RHamade′）氏により発明され、米国ナシヨナル
セミコンダクター社により出願され、特開昭52−
28851号公報で開示されたMOSモノリシツク集積
回路に適したDAC回路手段の従来例である。こ
の回路手段の詳細はハマデ氏により1976年米国フ
イラデルフイア市で開かれた国際固体回路会議
（Internatioal Solid−Stato Circuit
Conference）でも詳しく報告されDigest of
Technical Papers（P.154〜P.155）に掲載されて
いる。第１図は３ビツトデイジタル入力DACの
例であり、入力Ａ、は最上位ビツト（MSB）
のデイジタル相捕入力であり、入力Ｂ、は第２
ビツト、入力Ｃ、は最上位ビツト（LSB）の
相捕入力である。基準電圧端子VREFと接地端子間
にシリーズ接続された23個の抵抗器により23−１
個のタツプ電位が得られ、MOS FETスイツチ
で構成されたデコード回路によりデイジタル入力
に対応したタツプ電位がアナログ出力端子OUT
へ導かれる。この構成の変換器は構成が単純であ
ること、MOSモノリシツク集積回路に適した回
路構成となつていること、本質的にモノトニツク
な入出力特性の得られること等を特長としてい
る。しかしながらこの構成の変換回路は電圧出力
型であるにもかかわらずその出力インピーダンス
が高い。よつてこの構成の変換回路は高入力イン
ピーダンスを有する比較器へのDAC出力が印加
され、比較器への未知アナログ入力との比較動作
を行なうアナログデイジタル変換器への応用に適
した回路手段であり、上記公開特許の明細書にも
この応用例が開示されている。一方DACとして
用いる場合には許容される負荷の範囲は著しく狭
く、出力バツフアーアンプがかならず必要とな
る。さらに、ＮビツトDACに於てはＮ個のMOS
スイツチが抵抗網のタツプとアナログ出力端間に
シリーズ接続されることになり、この変換回路手
段はスイツチング速度が低下し、高速変換が出来
ないという欠点がある。 以上説明した通り、この従来例の変換器は
MOS集積回路で実現するに適した回路手段では
あるが、負荷を実質上取ることが出来ないこと及
び変換時間が長い等のため一般のDAC応用には
適さない実現手段である。 第２図は他の従来のDACの例を示す回路図で
ある。この構成は、米国のジエイムス ビー セ
シル（James B.Cecil）氏が1974年２月15日米国
ペンシルバニア州フイラデルフイア市で開かれた
国際固体回路会議（International Solid−
StateCircuit Conference）で発表した回路であ
り、「ダイゼスト オブ テクニカル ペイパー
ズ（Digest of Technical Papers）」（第196頁乃
至第197頁）に掲載されたものである。 同図に記載された重み抵抗網２０はいわゆるＲ
−2R・ラダー回路が用いられ、第１群の抵抗２
３（Ｒ）として10kΩ、第２群の抵抗２４（2R）
として20kΩが使われている。又帰還インピーダ
ンス回路の抵抗２５は10kΩのものが使われてい
る。電流スイツチ２１及び駆動回路２２には相捕
型MOS（以下CMOSと略記する）のFETが使わ
れている。抵抗回路網２０の各ビツト毎の出力は
電流スチツチ２１の２対のスイツチに接続され、
デイジタル入力２６に応じて第１の出力IOUTt1又
は第２の出力IOUT2のどちらかに終端される。この
電流スイツチ２１の各々は各入力回路１乃至１０
により駆動されており、入力回路２６の各々には
デイジタル入力A1〜A10が印加される。A1は最上
位ビツトであり、A10は最下位ビツトであり、こ
れらA10乃至A1で２進化重みビツトを構成し、電
流スイツチ２１は２進化重み電流を出力端子へ導
く。 第３図に第２図の入力回路２２と電流スチツチ
回路２１の任意の１ビツトの回路部分２２′，２
１′を示す。電流スイツチ部２１′は同一導電型の
FET2個で構成されており、この場合は共にＮチ
ヤンネルFETである。この電流スイツチ２１′の
導通状態にある一方のFETのゲートには電圧V+
が入力回路２２′に印加され、非導通状態にある
他方のFETのゲートには接地電圧が印加されて
いる。よつてＲ−2Rラダー抵抗回路２０の一端
は導通状態にある一方のFETによつて出力端子
IOUT1又はIOUT2へ終端される。 この回路手段では高精度のＲ−2Rのラダー抵
抗を必要とし、シリコン上に薄幕抵抗網を形成す
る等により回路構成する必要があり、よつて製造
コストが高くなるという欠点がある。又出力端子
IOUT1は仮想接地電位端子とする必要があり、この
ためには演算増幅器を応用上必要としこの演算増
幅のために正負の電源を必要とする。又正の出力
を得るためには負の基準電圧を必要としこの点で
も正負の電源を必要とする回路である。よつてデ
イジタル回路で一般的に使用されている5V単一
電源動作は不可能であり、この回路手段は応用範
囲の限られたDACの達成手段である。 本発明の目的は以下説明した従来のMOSモノ
リシツクDACの欠点を取り除き、応用範囲が広
く安価な製造手段で達成でき、高速性を有し、単
一5V動作可能なMOSモノリシツク集積回路に適
した真補のアナログ信号を得ることのできる新規
なDAC回路を提供することにある。 本発明の他の目的は低電圧動作するモノリシツ
クDACを達成する回路手段を提供する事、DAC
の基本特性の一つである単調増加特性
（Monotonicity）を容易に満足する電流出力型
DACの回路手段を提供する事、高速動作する
MOSモノリシツクDACの回路手段を提供する
事、DACのスイツチング特性の一つであるグリ
ツチ（Glitch）特性の良好なDACの回路手段を
提供する事、及び非常に高い出力コンプライアン
ス特性を有するDACの回路手段を提供する事で
ある。 本発明によれば、行列状に配列され、電流源と
該電流源からの電流を相捕な関係で取り出す第
１、第２のスイツチと、該第１のスイツチを制御
する多入力論理回路と、前記第２のスイツチを該
第１のスイツチとは相捕な関係で制御する手段と
を各各が有する複数の単位電流源スイツチセル
と、該単位電流源スイツチセルの各列毎に設けら
れてその列の前記多入力論理回路に共通に接続さ
れる第１および第２の信号線群と、前記単位電流
源スイツチセルの各行毎に設けられてその行の前
記多入力論理回路に共通に接続される第３の信号
線群と、前記単位電流源スイツチセルのうち前記
第１のスイツチがオンされたものの電流緩和を出
力する第１の出力線と、前記単位電流源スイツチ
セルのうち前記第２のスイツチがオンされたもの
の電流の緩和を出力する第２の出力線と、前記第
１の信号線群のうち入力デイジタル信号の最上位
ビツトから所定数のビツトの信号の意味する数に
対応する順位の信号線に第１の制御信号を生じせ
しめる第１のエンコーダーと、前記第２の信号線
群のうち前記入力デイジタル信号の前記所定数の
ビツトの信号の前記意味する数に対応する順位を
越える全ての順位の信号線に第２の制御信号を生
じせしめる第２のエンコーダーと、前記第３の信
号線群のうち前記入力デイジタル信号の前記最上
位ビツトから前記所定数のビツト以外のビツトの
信号の意味する数に対応する順位以後の全ての順
位の信号線に第３の制御信号を生じせしめる第３
のエンコーダーとを有し、前記多入力論理回路
は、前記第１の制御信号が与えられると前記第３
の制御信号に応じて前記第１のスイツチをオン、
オフし、前記第２の制御信号が与えられると前記
第３の制御信号にかかわらず前記第１のスイツチ
をオフし、前記第１の制御信号および前記第２の
制御信号のいずれも与えられないと前記第１のス
イツチをオンするように構成されていることを特
長とするデイジタルアナログ変換器を得る。 本発明によるDACは非常に高い出力コンプラ
イアンス特性を有し、大きなアナログ出力振幅に
対し精度を保つ事が出来、単一5V動作が可能と
なり一般の論理回路との共存が容易であり、
MOSモノリシツク集積回路に適した回路手段で
有り、本質的にモノトニツクなDACの特性が得
られ、さらに電流出力型であり高速動作すること
が可能である真捕のアナログ値を得ることのでき
るものである。 第４図は本発明のDACの基本構成を示すもの
であり、６ビツトデイジタル入力の変換器の例を
示している。１１１は最上位ビツト（MSB）デ
イジタル入力端子であり、１１２，１１３，１１
４，１１５はそれぞれ第２、第３、第４、第５ビ
ツトデイジタル入力端子であり、１１６は最下位
ビツト（LSB）デイジタル入力端子である。１
０２，１０３，１０４はそれぞれエンコード回路
でありROM（リードオンリーメモリー）で構成
される。又１００は電流源スイツチセルの行列配
置されたものであり各々の電流源スイツチセルは
同一形状のものが行列状に隣接して配置されてい
る。前述の第１のエンコード回路１０２はデイジ
タル入力の上位３ビツト信号からA0〜A7なる８
個の第１コンコード信号群を作り、それぞれ信号
源１２０〜１２７を通して同一列に属する電流源
スイツチセルに対して対応する信号A0〜A7を供
給する。ここで第０列〜第７列をそれぞれ１６０
〜１６７の番号で示した。よつて例えば信号線１
２０は第０列１６０に属する全ての電流源スイツ
チセルへ共通に信号A0を供給する。 第２のエンコード回路１０３は前述の第１のエ
ンコード信号群A0〜A7の信号をさらにエンコー
ドし第２のエンコード信号群B0〜B7を作り、そ
れぞれ信号線130〜137を通して、同一列に属する
電流源スイツチセルに対して対応する信号B0、
B1……B7を供給する。 一方第３のエンコード回路１０４は第４、第５
ビツト及び最下位ビツト（LSB）で構成される
下位３ビツトデイジタル入力信号からC0〜C7な
る８個の第３のエンコード信号群を作り、それぞ
れ信号線１４０〜１４７を通して同一行に属する
電流源スイツチセルに対して各々対応する信号
C0、C1……C7を供給する。ここで第０行〜第７
行をそれぞれ１７０〜１７７の番号で示した。よ
つて例えば信号線143は第３行１７３に属する全
ての電流源スイツチセルへの共通に信号C3を供
給する。 入力デイジタル信号に応じたアナログ電流は各
電流源スイツチセルからの出力電流は１５０〜１
５７で示した出力線を通して端子１０５から取り
出す事が出来、入力デジタル信号に応じたアナロ
グ信号の補数となるアナログ電流は各電流源スイ
ツチセルからの出力電流を１５０′〜１５７′で示
した出力線を通して端子１０５′から取り出すこ
とができる。 以上の説明で明らかなように、本発明のDAC
は第１、第２、第３のエンコード回路、各エンコ
ード回路からの第１、第２、第３のエンコード信
号線群、行列状に隣接して配置された電流源スイ
ツチセル群及び電流出力手段をその基本構成要素
としている。 次に本発明のDACの動作原理について説明す
る。第４図の構成例は６ビツトDACであり、上
位３ビツトの信号によりDACの入出力範囲を８
セグメントに等分割する事が出来る。今デイジタ
ル入力コードの上位３ビツトの“000”なるコー
ドに対して第０セグメントを、順に“001”なる
コードから“111”なるコードまで第１〜第７セ
グメントを定義する。第０セグメントには
“000000”から“000111”までの８組のコードが
属し第１セグメントには“001000”から
“001111”までの８組のコードが属し、以下同様
に第７セグメントまで各セグメントには対応する
８組のデイジタル入力コードが各々属する。第４
図の構成例に於ては６ビツトに対応して26＝64個
の電流源スイツチセルが８行×８列構成で電流源
スイツチセル群１００として行列配置されてお
り、各行１６０〜１６７に属する電流源スチツチ
セルが第０〜第７セグメントに対応しており、各
行140〜147に属する、電流源スイツチセルがセグ
メント内の重み付けを決定する下位３ビツトに対
応している。例えば、今デイジタル入力が
“011101”なるコードである時、上位３ビツトの
“011”なるコードに対応して第３セグメントまで
の全電流源スイツチセルを出力状態とし、さらに
第４セグメント中の“101”なる下位ビツトのコ
ードに対応した５個の電流源スイツチセルを出力
単位１０５への出力状態とし、第４セグメント中
の他の３個の電流源スイツチセル及び第５、第
６、第７セグメントに属する全ての電流源スイツ
チセルを禁止状態として出力端子１０５′へ電流
を出力することによつて“011101”なるコードに
対応したアナログ出力電流とこれの補数の関係に
あるアナログ出力電流を得る事が可能となる。 第５図は相補電流出力型DACの本発明の構成
を説明するための概念図である。第４図との共通
部分には同一番号を付してある。“011110”なる
デイジタル入力信号がこのDACに印加された場
合を例にとつて説明を行なう。上位３ビツトの
“011”なる信号により第１のエンコーダ１０２の
出力はA3のみが高レベルとなり出力A0〜A2及び
A4〜A7は全て低レベルとなる。これに対応して
又第２のエンコーダ１０３の出力は出力B0〜B3
が低レベルとなりB4〜B7は高レベルとなる。 又行列状に配列された電流源スイツチセルアレ
イ１００中には相補出力端子１０５，１０５に導
かれる領域I0、Ｉ0を異なる斜線により区別して
示してある。前述の第２のエンコーダ１０３の出
力のうち高レベルとなつているB4〜B7が印加さ
れている第４〜第７列に含まれる全ての電流源ス
イツチセルの出力は第３のエンコーダー１０４の
出力C0〜C7に依存せず全ての出力端子１０５′へ
導かれる。第２エンコーダー１０３の出力が低レ
ベルであり、第１エンコーダー１０２の出力のう
ち高レベルとなつている唯一の信号A3が印加さ
れている第３列に含まれる電流源スイツチセルは
第３のエンコーダー１０４の出力C0〜C7に依存
しこのうち低レベルとなつているC0〜C5が印加
されている第０〜第５行に含まれる電流源スイツ
チセルの出力は出力端子１０５へ導かれ、高レベ
ルとなつているC6〜C7が印加されている第６、
第７行に含まれる電流源スイツチセルの出力は出
力端子１０５′へ導かれる。さらに第１、第２エ
ンコーダーの出力が共に低レベルとなつている
A0〜A2及B0〜B2が印加されている第０〜第２列
に含まれる電流源スイツチセルの出力は、第３の
エンコーダー１０４の出力に依存せず全てI0端子
へ導かれる。尚、第７行第７列には電流源スイツ
チセルを配置していないが相補出力型DACでは
“111111”ゴードで出力端子１０５′に導かれる領
域0は零とする必要のある場合があり、このセ
ルを省く例を示した。 又第４図の例に示した本発明のDACの構成例
に於いても第７行第７列の電流源スイツチセルは
オンオフする事はなく省略する事が出来る。 以上回路動作説明を行なつた本発明のDACの
エンコード回路の好適な入出力コード特性を第１
表、第２表に示した。
するデイジタルアナログ変換器（以下DACと略
す）に関するものであり、特に集積回路技術又は
超高密度集積回路技術によつて製造するに適した
モノリシツクデイジタルアナログ変換器の回路技
術手段に関するものである。 第１図はアデイビ・アール・ハマデ（Adib
RHamade′）氏により発明され、米国ナシヨナル
セミコンダクター社により出願され、特開昭52−
28851号公報で開示されたMOSモノリシツク集積
回路に適したDAC回路手段の従来例である。こ
の回路手段の詳細はハマデ氏により1976年米国フ
イラデルフイア市で開かれた国際固体回路会議
（Internatioal Solid−Stato Circuit
Conference）でも詳しく報告されDigest of
Technical Papers（P.154〜P.155）に掲載されて
いる。第１図は３ビツトデイジタル入力DACの
例であり、入力Ａ、は最上位ビツト（MSB）
のデイジタル相捕入力であり、入力Ｂ、は第２
ビツト、入力Ｃ、は最上位ビツト（LSB）の
相捕入力である。基準電圧端子VREFと接地端子間
にシリーズ接続された23個の抵抗器により23−１
個のタツプ電位が得られ、MOS FETスイツチ
で構成されたデコード回路によりデイジタル入力
に対応したタツプ電位がアナログ出力端子OUT
へ導かれる。この構成の変換器は構成が単純であ
ること、MOSモノリシツク集積回路に適した回
路構成となつていること、本質的にモノトニツク
な入出力特性の得られること等を特長としてい
る。しかしながらこの構成の変換回路は電圧出力
型であるにもかかわらずその出力インピーダンス
が高い。よつてこの構成の変換回路は高入力イン
ピーダンスを有する比較器へのDAC出力が印加
され、比較器への未知アナログ入力との比較動作
を行なうアナログデイジタル変換器への応用に適
した回路手段であり、上記公開特許の明細書にも
この応用例が開示されている。一方DACとして
用いる場合には許容される負荷の範囲は著しく狭
く、出力バツフアーアンプがかならず必要とな
る。さらに、ＮビツトDACに於てはＮ個のMOS
スイツチが抵抗網のタツプとアナログ出力端間に
シリーズ接続されることになり、この変換回路手
段はスイツチング速度が低下し、高速変換が出来
ないという欠点がある。 以上説明した通り、この従来例の変換器は
MOS集積回路で実現するに適した回路手段では
あるが、負荷を実質上取ることが出来ないこと及
び変換時間が長い等のため一般のDAC応用には
適さない実現手段である。 第２図は他の従来のDACの例を示す回路図で
ある。この構成は、米国のジエイムス ビー セ
シル（James B.Cecil）氏が1974年２月15日米国
ペンシルバニア州フイラデルフイア市で開かれた
国際固体回路会議（International Solid−
StateCircuit Conference）で発表した回路であ
り、「ダイゼスト オブ テクニカル ペイパー
ズ（Digest of Technical Papers）」（第196頁乃
至第197頁）に掲載されたものである。 同図に記載された重み抵抗網２０はいわゆるＲ
−2R・ラダー回路が用いられ、第１群の抵抗２
３（Ｒ）として10kΩ、第２群の抵抗２４（2R）
として20kΩが使われている。又帰還インピーダ
ンス回路の抵抗２５は10kΩのものが使われてい
る。電流スイツチ２１及び駆動回路２２には相捕
型MOS（以下CMOSと略記する）のFETが使わ
れている。抵抗回路網２０の各ビツト毎の出力は
電流スチツチ２１の２対のスイツチに接続され、
デイジタル入力２６に応じて第１の出力IOUTt1又
は第２の出力IOUT2のどちらかに終端される。この
電流スイツチ２１の各々は各入力回路１乃至１０
により駆動されており、入力回路２６の各々には
デイジタル入力A1〜A10が印加される。A1は最上
位ビツトであり、A10は最下位ビツトであり、こ
れらA10乃至A1で２進化重みビツトを構成し、電
流スイツチ２１は２進化重み電流を出力端子へ導
く。 第３図に第２図の入力回路２２と電流スチツチ
回路２１の任意の１ビツトの回路部分２２′，２
１′を示す。電流スイツチ部２１′は同一導電型の
FET2個で構成されており、この場合は共にＮチ
ヤンネルFETである。この電流スイツチ２１′の
導通状態にある一方のFETのゲートには電圧V+
が入力回路２２′に印加され、非導通状態にある
他方のFETのゲートには接地電圧が印加されて
いる。よつてＲ−2Rラダー抵抗回路２０の一端
は導通状態にある一方のFETによつて出力端子
IOUT1又はIOUT2へ終端される。 この回路手段では高精度のＲ−2Rのラダー抵
抗を必要とし、シリコン上に薄幕抵抗網を形成す
る等により回路構成する必要があり、よつて製造
コストが高くなるという欠点がある。又出力端子
IOUT1は仮想接地電位端子とする必要があり、この
ためには演算増幅器を応用上必要としこの演算増
幅のために正負の電源を必要とする。又正の出力
を得るためには負の基準電圧を必要としこの点で
も正負の電源を必要とする回路である。よつてデ
イジタル回路で一般的に使用されている5V単一
電源動作は不可能であり、この回路手段は応用範
囲の限られたDACの達成手段である。 本発明の目的は以下説明した従来のMOSモノ
リシツクDACの欠点を取り除き、応用範囲が広
く安価な製造手段で達成でき、高速性を有し、単
一5V動作可能なMOSモノリシツク集積回路に適
した真補のアナログ信号を得ることのできる新規
なDAC回路を提供することにある。 本発明の他の目的は低電圧動作するモノリシツ
クDACを達成する回路手段を提供する事、DAC
の基本特性の一つである単調増加特性
（Monotonicity）を容易に満足する電流出力型
DACの回路手段を提供する事、高速動作する
MOSモノリシツクDACの回路手段を提供する
事、DACのスイツチング特性の一つであるグリ
ツチ（Glitch）特性の良好なDACの回路手段を
提供する事、及び非常に高い出力コンプライアン
ス特性を有するDACの回路手段を提供する事で
ある。 本発明によれば、行列状に配列され、電流源と
該電流源からの電流を相捕な関係で取り出す第
１、第２のスイツチと、該第１のスイツチを制御
する多入力論理回路と、前記第２のスイツチを該
第１のスイツチとは相捕な関係で制御する手段と
を各各が有する複数の単位電流源スイツチセル
と、該単位電流源スイツチセルの各列毎に設けら
れてその列の前記多入力論理回路に共通に接続さ
れる第１および第２の信号線群と、前記単位電流
源スイツチセルの各行毎に設けられてその行の前
記多入力論理回路に共通に接続される第３の信号
線群と、前記単位電流源スイツチセルのうち前記
第１のスイツチがオンされたものの電流緩和を出
力する第１の出力線と、前記単位電流源スイツチ
セルのうち前記第２のスイツチがオンされたもの
の電流の緩和を出力する第２の出力線と、前記第
１の信号線群のうち入力デイジタル信号の最上位
ビツトから所定数のビツトの信号の意味する数に
対応する順位の信号線に第１の制御信号を生じせ
しめる第１のエンコーダーと、前記第２の信号線
群のうち前記入力デイジタル信号の前記所定数の
ビツトの信号の前記意味する数に対応する順位を
越える全ての順位の信号線に第２の制御信号を生
じせしめる第２のエンコーダーと、前記第３の信
号線群のうち前記入力デイジタル信号の前記最上
位ビツトから前記所定数のビツト以外のビツトの
信号の意味する数に対応する順位以後の全ての順
位の信号線に第３の制御信号を生じせしめる第３
のエンコーダーとを有し、前記多入力論理回路
は、前記第１の制御信号が与えられると前記第３
の制御信号に応じて前記第１のスイツチをオン、
オフし、前記第２の制御信号が与えられると前記
第３の制御信号にかかわらず前記第１のスイツチ
をオフし、前記第１の制御信号および前記第２の
制御信号のいずれも与えられないと前記第１のス
イツチをオンするように構成されていることを特
長とするデイジタルアナログ変換器を得る。 本発明によるDACは非常に高い出力コンプラ
イアンス特性を有し、大きなアナログ出力振幅に
対し精度を保つ事が出来、単一5V動作が可能と
なり一般の論理回路との共存が容易であり、
MOSモノリシツク集積回路に適した回路手段で
有り、本質的にモノトニツクなDACの特性が得
られ、さらに電流出力型であり高速動作すること
が可能である真捕のアナログ値を得ることのでき
るものである。 第４図は本発明のDACの基本構成を示すもの
であり、６ビツトデイジタル入力の変換器の例を
示している。１１１は最上位ビツト（MSB）デ
イジタル入力端子であり、１１２，１１３，１１
４，１１５はそれぞれ第２、第３、第４、第５ビ
ツトデイジタル入力端子であり、１１６は最下位
ビツト（LSB）デイジタル入力端子である。１
０２，１０３，１０４はそれぞれエンコード回路
でありROM（リードオンリーメモリー）で構成
される。又１００は電流源スイツチセルの行列配
置されたものであり各々の電流源スイツチセルは
同一形状のものが行列状に隣接して配置されてい
る。前述の第１のエンコード回路１０２はデイジ
タル入力の上位３ビツト信号からA0〜A7なる８
個の第１コンコード信号群を作り、それぞれ信号
源１２０〜１２７を通して同一列に属する電流源
スイツチセルに対して対応する信号A0〜A7を供
給する。ここで第０列〜第７列をそれぞれ１６０
〜１６７の番号で示した。よつて例えば信号線１
２０は第０列１６０に属する全ての電流源スイツ
チセルへ共通に信号A0を供給する。 第２のエンコード回路１０３は前述の第１のエ
ンコード信号群A0〜A7の信号をさらにエンコー
ドし第２のエンコード信号群B0〜B7を作り、そ
れぞれ信号線130〜137を通して、同一列に属する
電流源スイツチセルに対して対応する信号B0、
B1……B7を供給する。 一方第３のエンコード回路１０４は第４、第５
ビツト及び最下位ビツト（LSB）で構成される
下位３ビツトデイジタル入力信号からC0〜C7な
る８個の第３のエンコード信号群を作り、それぞ
れ信号線１４０〜１４７を通して同一行に属する
電流源スイツチセルに対して各々対応する信号
C0、C1……C7を供給する。ここで第０行〜第７
行をそれぞれ１７０〜１７７の番号で示した。よ
つて例えば信号線143は第３行１７３に属する全
ての電流源スイツチセルへの共通に信号C3を供
給する。 入力デイジタル信号に応じたアナログ電流は各
電流源スイツチセルからの出力電流は１５０〜１
５７で示した出力線を通して端子１０５から取り
出す事が出来、入力デジタル信号に応じたアナロ
グ信号の補数となるアナログ電流は各電流源スイ
ツチセルからの出力電流を１５０′〜１５７′で示
した出力線を通して端子１０５′から取り出すこ
とができる。 以上の説明で明らかなように、本発明のDAC
は第１、第２、第３のエンコード回路、各エンコ
ード回路からの第１、第２、第３のエンコード信
号線群、行列状に隣接して配置された電流源スイ
ツチセル群及び電流出力手段をその基本構成要素
としている。 次に本発明のDACの動作原理について説明す
る。第４図の構成例は６ビツトDACであり、上
位３ビツトの信号によりDACの入出力範囲を８
セグメントに等分割する事が出来る。今デイジタ
ル入力コードの上位３ビツトの“000”なるコー
ドに対して第０セグメントを、順に“001”なる
コードから“111”なるコードまで第１〜第７セ
グメントを定義する。第０セグメントには
“000000”から“000111”までの８組のコードが
属し第１セグメントには“001000”から
“001111”までの８組のコードが属し、以下同様
に第７セグメントまで各セグメントには対応する
８組のデイジタル入力コードが各々属する。第４
図の構成例に於ては６ビツトに対応して26＝64個
の電流源スイツチセルが８行×８列構成で電流源
スイツチセル群１００として行列配置されてお
り、各行１６０〜１６７に属する電流源スチツチ
セルが第０〜第７セグメントに対応しており、各
行140〜147に属する、電流源スイツチセルがセグ
メント内の重み付けを決定する下位３ビツトに対
応している。例えば、今デイジタル入力が
“011101”なるコードである時、上位３ビツトの
“011”なるコードに対応して第３セグメントまで
の全電流源スイツチセルを出力状態とし、さらに
第４セグメント中の“101”なる下位ビツトのコ
ードに対応した５個の電流源スイツチセルを出力
単位１０５への出力状態とし、第４セグメント中
の他の３個の電流源スイツチセル及び第５、第
６、第７セグメントに属する全ての電流源スイツ
チセルを禁止状態として出力端子１０５′へ電流
を出力することによつて“011101”なるコードに
対応したアナログ出力電流とこれの補数の関係に
あるアナログ出力電流を得る事が可能となる。 第５図は相補電流出力型DACの本発明の構成
を説明するための概念図である。第４図との共通
部分には同一番号を付してある。“011110”なる
デイジタル入力信号がこのDACに印加された場
合を例にとつて説明を行なう。上位３ビツトの
“011”なる信号により第１のエンコーダ１０２の
出力はA3のみが高レベルとなり出力A0〜A2及び
A4〜A7は全て低レベルとなる。これに対応して
又第２のエンコーダ１０３の出力は出力B0〜B3
が低レベルとなりB4〜B7は高レベルとなる。 又行列状に配列された電流源スイツチセルアレ
イ１００中には相補出力端子１０５，１０５に導
かれる領域I0、Ｉ0を異なる斜線により区別して
示してある。前述の第２のエンコーダ１０３の出
力のうち高レベルとなつているB4〜B7が印加さ
れている第４〜第７列に含まれる全ての電流源ス
イツチセルの出力は第３のエンコーダー１０４の
出力C0〜C7に依存せず全ての出力端子１０５′へ
導かれる。第２エンコーダー１０３の出力が低レ
ベルであり、第１エンコーダー１０２の出力のう
ち高レベルとなつている唯一の信号A3が印加さ
れている第３列に含まれる電流源スイツチセルは
第３のエンコーダー１０４の出力C0〜C7に依存
しこのうち低レベルとなつているC0〜C5が印加
されている第０〜第５行に含まれる電流源スイツ
チセルの出力は出力端子１０５へ導かれ、高レベ
ルとなつているC6〜C7が印加されている第６、
第７行に含まれる電流源スイツチセルの出力は出
力端子１０５′へ導かれる。さらに第１、第２エ
ンコーダーの出力が共に低レベルとなつている
A0〜A2及B0〜B2が印加されている第０〜第２列
に含まれる電流源スイツチセルの出力は、第３の
エンコーダー１０４の出力に依存せず全てI0端子
へ導かれる。尚、第７行第７列には電流源スイツ
チセルを配置していないが相補出力型DACでは
“111111”ゴードで出力端子１０５′に導かれる領
域0は零とする必要のある場合があり、このセ
ルを省く例を示した。 又第４図の例に示した本発明のDACの構成例
に於いても第７行第７列の電流源スイツチセルは
オンオフする事はなく省略する事が出来る。 以上回路動作説明を行なつた本発明のDACの
エンコード回路の好適な入出力コード特性を第１
表、第２表に示した。
【表】
【表】
【表】
第２エンコーダー１０３は出力端子0へ導く
べきセグメントを選択するエンコード信号群B0
〜B7を出力する。第１表に示す通り例えば
“011”なる上位３ビツトコードに対しB0〜B7の
コードは“00001111”となりB4〜B7までの信号
が１となり第４〜第７セグメントまでのセルの出
力が0へ導かれ、B0〜B3までの信号が０とな
る。 第１エンコーダーの出力するエンコード信号線
群A0〜A7は出力が出力端子１０５′へ導かれてい
ないセルの属するセグメントのうち最下位セグメ
ントへ“１”なる信号を供給しこのセグメントに
属する電流源スイツチセルのオンオフが下位３ビ
ツトデイジタル入力信号に依存するべく制御し、
残りのセグメントへは“０”なる信号を供給し、
この残りのセグメントに属する全ての電流源スイ
ツチセル下位３ビツトデイジタル入力信号に依存
する事なく常に出力が出力端子１０５′へ導かれ
る状態に有るべく制御する。第２表に示す通り例
えば“011”なる上位３ビツトコードに対しA0〜
A7のコードは“00010000”となりA3が１となり
第３セグメントが選択される。 第３エンコード回路の出力信号C0〜C7は第２
エンコード回路により選択されたセグメントに属
する電流源スイツチセルのうち下位３ビツトデイ
ジタル信号に依存して所定数のセルの出力を出力
端子１０５へ導き、残りのセルの出力を出力端子
１０５′へ導く。第２表に示す通り、例えば
“110”なる下位３ビツトのコードに対しC0〜C7
のコードは“00000011”となりC6，C7の信号が
１となりC0〜C5までが０となる。よつて上位ビ
ツトにより選択されたセグメント（第３列）に属
する電流源スイツチセルのうち第６、第７行に属
する電流源スイツチセルの出力は出力端子１０５
へ導かれ、第０〜第５に属する電流源スイツチセ
ルの出力は出力端子１０５′へ導かれる。 以上説明した動作原理に従つて本発明のDAC
は動作するので、デイジタル入力コードの増大に
依存して各電流源スイツチセルの出力電流が加算
されて出力電流が得られるため、本発明は本質的
に単調増加特性（モノトニツクな入出力特性）を
有するモノリシツクDACを構成する好適な回路
手段を提供している。さらにデイジタル入力の全
ての1LSBの変化に対して電流源スイツチセル１
つがスイツチを行なうのみであり、その変化時の
スパイクノイズ（グリツヂ）は小さく、本発明は
グリツヂ特性の良好なモノリシツクDACを構成
する好適な回路手段を提供している。 次に図面に従がつて本発明のDACの基本構成
要素の具体的な実施例について説明する。 第６図は電流源スイツチセルの基本回路構成２
００を示している、この電流源スイツチセルの例
はオンオフするセルの例であり、前述の第４図の
構成図のセル群１００に使用する好適な例であ
る。２８０は電源配線で端子２８１及び２８２を
介して隣接して配置される電流源スイツチセルと
自動的に結線される。以下同様に２７０は接地配
線で端子２７１，２７２を介して接続され、２６
０は電流源FET２９０のゲートバイアス電圧を
供給する配線であり端子２６１，２６２を介して
FET２９０のゲートへ接続され、２５０はアナ
ログ出力配線であり端子２５１，２５２を介して
接続されスイツチFET２９１のドレインが接続
されている。又２２０は前述の第１のエンコード
回路１０２の出力信号線で端子２２１，２２２を
介して接続され、２３０は第２のエンコード回路
１０３の出力信号線で端子２３１，２３１を介し
て接続され、２４０は第３のエンコード回路１０
４の出力信号線で端子２４１，２４２を介して接
続されている。前述の通りいずれの配線も隣接し
て配置された他の電流源スイツチセルと自動的に
結線される。 ２９０は前述の通り電流源FETであり各電流
源スイツチセルのFETは共通バイアスされてい
る。全てのセルの電流源FETを同一形状にする
事によつて各電流スイツチセルは単位電流をオン
オフし入出力特性が線性形関係に有るDACが構
成される。一方、各セグメント内の電流源FET
の形状は同一とし、第０から第７までのセグメン
トに属する電流源FETに２進化重み付けをする
事によつてPCM用非線形特性を有するDACを構
成する事が可能である。 さらに重み付けを任意とする事も可能であり任
意の非線形特性を有するDACを構成する事も可
能である。電流源FET２９０のドレインはスイ
ツチFET２９１のソースへ接続されている。ス
イツチFET２９１のゲートは多入力論理ゲート
すなわち２９２及び２９３で示したアンドノア回
路の出力によりバイアスされる。この多入力論理
ゲートは制御信号の正負論理レベル及びFETが
ＰチヤンネルがＮチヤンネルか等に依存してさま
ざまな組合せが可能であるがここでは一例として
アンドノア（AND NOR）回路構成を示した。
２入力アンド回路２９３の第１の入力端子は第１
のエンコード回路の出力線号線２２０へ接続さ
れ、第２の入力端子は第３のエンコード回路の出
力信号線２４２へ接続され、２入力アンド２１３
の出力は３入力ノア２９２の第１の入力端子へ接
続され、３入力ノア２９２の第２の入力端子は第
２のエンコード回路の出力信号線２３０へ接続さ
れ、第３の入力端子は前記電流源FETのドレイ
ンとスイツチFETのソース共通接線点へ接続さ
れている。スイツチFET２９８は３入力ノア２
９２の出力と接点２９５とを受ける２入力ノア２
９７で制御され、スイツチFET２９１とは反対
の動作をする。 次にこの電流源スイツチセルの動作について説
明する。配線２３０を介してノア２９２の第２の
入力端子へ印加される第２エンコード回路１０３
の出力信号のレベルが高レベルに有ると他の入力
端子のレベルのいかんにかかわらずノア２９２の
出力は低レベルとなり、スイツチFET２９１は
カツトオフする。よつて第２エンコード回路の出
力信号は禁止信号として動作する。 一方第２のエンコード回路の出力信号のレベル
が低レベルに有る時にはセルの禁止状態は解除さ
れ、第１、第３のエンコード回路の出力信号によ
つてセルの出力状態が制御される。アンド２９３
の第１の入力端子へ印加される第１のエンコード
回路の出力信号のレベルが低レベルに有る時には
アンド２９３の第２の入力端子へ印加される第３
のエンコード回路の出力信号のレベルのいかんに
かかわらずアンド２９３の出力は低レベルとな
り、よつてノア回路２９２の第１、第２入力端子
は低レベルとなり、よつてノア回路２９２は端子
２９５へ接続された第３の入力端子を入力とし、
２９６を出力とする反転増幅器として動作し、
FET２９１は帰還バイアスされオン状態となり、
このセルは出力線２５０へ電流を出力する。 一方、第２のエンコード回路の出力信号のレベ
ルが低レベルに有り、セルの禁止状態が解除され
ていて、アンド２９３の第１の入力端子へ印加さ
れる第１のエンコード回路の出力信号のレベルが
高レベルへ反転すると、アンド２９３の第２の入
力端子へ印加される第３のエンコード回路の出力
信号のレベルに依存してセルの出力状態が決ま
る。第２の入力端子のレベルが高レベルである時
にはアンド２９３の出力は高レベルとなりノア２
９２の出力は低レベルとなつてスイツチFET２
９１はカツトオフしセルはオフ（禁止）状態とな
る。一方アンド２９３の第２の入力端子のレベル
が低レベルへ反転すると、アンド２９３の出力は
低レベルとなり、ノア２９２は端子２９５を入力
２９６を出力とする反転増幅器として動作し、ス
イツチFET２９１は帰還バイアスされ、オン状
態となり、このセルは出力線２５０へ電流を出力
する。スイツチFET２９８もスイツチFET２９
１とはオン・オフが逆なだけで同様に動作する。 以上説明した通り、第６図に示した電流源スイ
ツチセルは本発明のDACの基本構成要素として
目的通りの動作を行なう。さらにこの電流源スイ
ツチセルは従来のアナログ電流スイツチの構成を
複雑化する事なく出力インピーダンスを著しく改
善しており、モノリシツク集積回路として出力コ
ンプライアンス特性の著しく良好なDACを実現
する好適な実施例となつている。DACの出力コ
ンプライアンス特性はアナログ電流出力端子の電
圧振幅に対する出力電流変化の抑圧特性であり電
流出力型DACの基本特性の一つであり、出力コ
ンプライアンス特性の不満足なDACでは広範囲
の出力端子電圧振幅に対して精度を満足する事が
できなくなる。 第６図に示した電流源スイツチセルに於いて、
ノアゲート２９２第１第２入力端子が先に低レベ
ルに有りノア２９２が反転増幅器として動作して
いる時には、スイツチFET２９１ソースからゲ
ートに対して閉帰還ループが形成される。今スイ
ツチFET２９１と電流源FETが同一形状である
と仮定してこれらFETのトランスコンダクタン
スをgn、出力インピーダンスをr0とし、スイツチ
FETのドレイン電位のすなわち出力端子の電位
をV5、スイツチFET２９１のソースと電流源
FET２９０のドレインの共通接続端子２９５の
電位をV295、又出力電流をI5、電流源FETのゲ
ートバイアス電圧をVGとすると出力電流I5は次の
ごとく近似する事が出来る。 I5＝（V5−V295）／r0＋μ・gn・V295 ＝V5／r0＋（１−μ・gnr0）gnVG／２−μ・gn・r0 出力コンダクタンスは ∂I5／∂V5１／μ・（gn・r0）r0 尚（−μ）は反転増幅として動作するノアゲー
ト２９２のゲインである。従来の単純な差動電流
スイツチ形式で得られる出力インピーダンス（出
力コンダクタンスの逆数）は（gnr0）・r0であり、
第６図に示したセルではさらにμ倍の改善が遂さ
れている。反転増幅器として動作するノアゲート
のゲインμを10倍以上に取る事が容易である事は
同業者に於ては公知である。本発明者が行なつた
実験に於いては出力電圧の10Vの振幅に対して出
力電流の変動は0.00375％であり、変動率は
0.000375％／Ｖとなつた。 12ビツトDACでの最小ビツト（LSB）の値は
フルスケール値に対して約0.025％であり、1LSB
に相当する誤差を許したとすると本発明の電流源
スイツチセルを使用したDACでは64Vの振幅が
許容される。一方シンプルな差動のアナログ電流
スイツチを使用した場合には特性は１／μだけ悪
化する。実験で使用した反転増幅器のゲインは16
であつたから従来の差動アナログ電流スイツチを
使用した場合には出力許容振幅は4Vへと著しく
減少する。FETスイツチ２９８も同様である。 次に第７図に従つて第１、第２のエンコード回
路１０２，１０３の実施例について説明する。各
各のエンコード回路はROM回路で達成する事が
でき、このROM回路に於ては実線は入出力信号
線を示し、実線と実線との交点にある小円はスイ
ツチFETを示し、１１０２，１１０３は負荷回
路を示しスイツチFETの配列により任意のエン
コード出力が得られる。ROM回路のこの記述手
段は公知であり同業者にとつては明白な回路記述
手段であるのでここではより詳しい説明は省略す
る。１０１なる上位３ビツトのデイジタル入力に
対して、第１のエンコード１０２の出力信号線１
２０〜１２４及び１２６，１２７上に有るスイツ
チFETの少なくとも１個がオンするため出力A0
〜A4及びA6，A7は共に低レベルとなり、又一方
出力線１２５上のいずれのスイツチFETもオン
しないため出力A5のみが高レベルとなる。 第１のエンコード回路１０２の出力線１２０〜
１２７が入力となる第２のエンコード回路１０３
の実施例も第７図に示してある。前述と同様に１
０１となる上位３ビツトのデイジタル入力に対し
て、信号線１２５の信号A5のみが高レベルとな
るから第２のエンコード回路の出力信号線１３０
〜１３５上に有るスイツチFETがオンするため
出力B0〜B5共に低レベルとなり、一方出力線１
３６，１３７上のいずれものスイツチFETもオ
ンしないためB6、B7が高レベルとなる。以上概
略を説明した第１、第２のエンコード回路の実施
例は表１に示した入出力コードの関係を満足する
ものとなつている。 第８図は下位デイジタル入力信号をエンコード
する第３のエンコード回路１０４の実施例であり
ROM回路、ROM4A、ROM4Bより構成されて
いる。例えば010なる下位３ビツトデイジタル入
力に対してROM4Aの出力線１６２のみが高レベ
ルとなる。よつてROM4Bに於いて出力線１４
０，１４１のデータC0、C1のみが低レベルとな
り、このROM4A、ROM4Bで構成されたエンコ
ード回路は第３のエンコード回路の好適な実施例
であり第２表に示した入出力コードの関係を満足
するものとなつている。なお4BL、4ALはそれぞ
れのROM4B、ROM4Aの負荷回路である。 第９図は第６図に示した相補出力型電流源スイ
ツチセルをＥ／Ｄ NMOSで実現する回路例を
示している。デイスプレイツシヨン型負荷MOS
３６０及びエンハンスメント型駆動MOS FET
３５１，３５２は第６図に於けるノアゲート２９
７を構成し、エンハンスメント型FET３０１，
３０２がノアゲート２９２を構成し、エンハンス
メント型FET３１１，３１２がアンドゲート２
９３を構成している。 FET３１０はデイプレツシヨン型MOS FET
である。ここでは電流源FET２９０として通常
のエンハンスメント型を使用した例を示しており
バイアス線２６０とバイアス線接続端子２６１及
び２６２を介して隣接セルを通じて外部バイアス
回路よりバイアス電圧が供給される。 第１０図は第９図に示した実施例の電流源
FETの外部バイアス手段の実施例である。４０
３は電源VDDと接地間に構成された基準電圧源回
路でありDACと同一集積回路チツプ中に構成し
てもかまわないし、外部回路として構成してもか
まわない。４００は演算増幅器であり抵抗４０５
及び基準電流源FET４１０と共に電圧−電流交
換器を構成している。抵抗４０７，４０９は端子
４０８に安定なバイアス電位を与える分割抵抗で
ある。FET４１１、ゲート４１３，４１２は前
述の基準電流源FET４１０をセル中の電流源
FET群４９０と同一のバイアス状態へ置くため
の付加回路であり各セルの出力状態に於いて各セ
ルの電流源FETとこの基準電流源FETはゲート
ソース間電圧、ドレインソース間電圧が同一とな
る様バイアスされるから、セル中の反転増幅器と
して動作するノアゲート２９２の入力閾値レベル
の温度変動、電源変動に対し前述の基準電流IRef
とDACの出力電流はトラツキングしよつて高安
定なDACを実現する事が出来る。 以上説明した通り本発明のDACはMOS FET
集積回路として構成するに好適なDAC回路手段
を提供しており、特に今後記憶回路用LSIの発展
に併つてより発展すると考えられる超高密度集積
回路（VLSI）技術を用いて製造するに好適な回
路手段を提供しており、多ビツトデイジタル入力
の高精度DACを得るためには基本的に行列状に
配列されたセル数を増加させる事及び入力エンコ
ード回路のROMのビツト数を増加させる事で達
成する事が出来る。 さらに、高い出力コンプライアンス特性の得ら
れる回路手段を提供している事からVLSI技術に
よる高精度DACの実現を可能としている。さら
にCMOS構造あるいはＥ／Ｄ NMOS構造の実
施例で示した通り、低消費電力化及び経済的チツ
プレイアウトを目的とした回路構成を可能として
いる。 又、電流出力型であり高速化を可能とし、スイ
ツチングの際のグリツチ特性の良好な回路手段を
提供し、本質的にモノトニツクな特性を有する回
路手段を提供し、さらに制御回路は従来の通常論
理回路で構成されスイツチ回路部分をも含めた全
回路が単一5V電源で動作し、DAC回路の電源供
給手段を含めて、マイクロコンピユータ等通常デ
イジタル回路とのコンパチビバリテイーを達成し
ている。 以上の説明の通り本発明のモノリシツクデイジ
タルアナログ変換器は新規なDAC構成手段を提
供しており当技術分野の発展に大きく寄与するも
のである。
べきセグメントを選択するエンコード信号群B0
〜B7を出力する。第１表に示す通り例えば
“011”なる上位３ビツトコードに対しB0〜B7の
コードは“00001111”となりB4〜B7までの信号
が１となり第４〜第７セグメントまでのセルの出
力が0へ導かれ、B0〜B3までの信号が０とな
る。 第１エンコーダーの出力するエンコード信号線
群A0〜A7は出力が出力端子１０５′へ導かれてい
ないセルの属するセグメントのうち最下位セグメ
ントへ“１”なる信号を供給しこのセグメントに
属する電流源スイツチセルのオンオフが下位３ビ
ツトデイジタル入力信号に依存するべく制御し、
残りのセグメントへは“０”なる信号を供給し、
この残りのセグメントに属する全ての電流源スイ
ツチセル下位３ビツトデイジタル入力信号に依存
する事なく常に出力が出力端子１０５′へ導かれ
る状態に有るべく制御する。第２表に示す通り例
えば“011”なる上位３ビツトコードに対しA0〜
A7のコードは“00010000”となりA3が１となり
第３セグメントが選択される。 第３エンコード回路の出力信号C0〜C7は第２
エンコード回路により選択されたセグメントに属
する電流源スイツチセルのうち下位３ビツトデイ
ジタル信号に依存して所定数のセルの出力を出力
端子１０５へ導き、残りのセルの出力を出力端子
１０５′へ導く。第２表に示す通り、例えば
“110”なる下位３ビツトのコードに対しC0〜C7
のコードは“00000011”となりC6，C7の信号が
１となりC0〜C5までが０となる。よつて上位ビ
ツトにより選択されたセグメント（第３列）に属
する電流源スイツチセルのうち第６、第７行に属
する電流源スイツチセルの出力は出力端子１０５
へ導かれ、第０〜第５に属する電流源スイツチセ
ルの出力は出力端子１０５′へ導かれる。 以上説明した動作原理に従つて本発明のDAC
は動作するので、デイジタル入力コードの増大に
依存して各電流源スイツチセルの出力電流が加算
されて出力電流が得られるため、本発明は本質的
に単調増加特性（モノトニツクな入出力特性）を
有するモノリシツクDACを構成する好適な回路
手段を提供している。さらにデイジタル入力の全
ての1LSBの変化に対して電流源スイツチセル１
つがスイツチを行なうのみであり、その変化時の
スパイクノイズ（グリツヂ）は小さく、本発明は
グリツヂ特性の良好なモノリシツクDACを構成
する好適な回路手段を提供している。 次に図面に従がつて本発明のDACの基本構成
要素の具体的な実施例について説明する。 第６図は電流源スイツチセルの基本回路構成２
００を示している、この電流源スイツチセルの例
はオンオフするセルの例であり、前述の第４図の
構成図のセル群１００に使用する好適な例であ
る。２８０は電源配線で端子２８１及び２８２を
介して隣接して配置される電流源スイツチセルと
自動的に結線される。以下同様に２７０は接地配
線で端子２７１，２７２を介して接続され、２６
０は電流源FET２９０のゲートバイアス電圧を
供給する配線であり端子２６１，２６２を介して
FET２９０のゲートへ接続され、２５０はアナ
ログ出力配線であり端子２５１，２５２を介して
接続されスイツチFET２９１のドレインが接続
されている。又２２０は前述の第１のエンコード
回路１０２の出力信号線で端子２２１，２２２を
介して接続され、２３０は第２のエンコード回路
１０３の出力信号線で端子２３１，２３１を介し
て接続され、２４０は第３のエンコード回路１０
４の出力信号線で端子２４１，２４２を介して接
続されている。前述の通りいずれの配線も隣接し
て配置された他の電流源スイツチセルと自動的に
結線される。 ２９０は前述の通り電流源FETであり各電流
源スイツチセルのFETは共通バイアスされてい
る。全てのセルの電流源FETを同一形状にする
事によつて各電流スイツチセルは単位電流をオン
オフし入出力特性が線性形関係に有るDACが構
成される。一方、各セグメント内の電流源FET
の形状は同一とし、第０から第７までのセグメン
トに属する電流源FETに２進化重み付けをする
事によつてPCM用非線形特性を有するDACを構
成する事が可能である。 さらに重み付けを任意とする事も可能であり任
意の非線形特性を有するDACを構成する事も可
能である。電流源FET２９０のドレインはスイ
ツチFET２９１のソースへ接続されている。ス
イツチFET２９１のゲートは多入力論理ゲート
すなわち２９２及び２９３で示したアンドノア回
路の出力によりバイアスされる。この多入力論理
ゲートは制御信号の正負論理レベル及びFETが
ＰチヤンネルがＮチヤンネルか等に依存してさま
ざまな組合せが可能であるがここでは一例として
アンドノア（AND NOR）回路構成を示した。
２入力アンド回路２９３の第１の入力端子は第１
のエンコード回路の出力線号線２２０へ接続さ
れ、第２の入力端子は第３のエンコード回路の出
力信号線２４２へ接続され、２入力アンド２１３
の出力は３入力ノア２９２の第１の入力端子へ接
続され、３入力ノア２９２の第２の入力端子は第
２のエンコード回路の出力信号線２３０へ接続さ
れ、第３の入力端子は前記電流源FETのドレイ
ンとスイツチFETのソース共通接線点へ接続さ
れている。スイツチFET２９８は３入力ノア２
９２の出力と接点２９５とを受ける２入力ノア２
９７で制御され、スイツチFET２９１とは反対
の動作をする。 次にこの電流源スイツチセルの動作について説
明する。配線２３０を介してノア２９２の第２の
入力端子へ印加される第２エンコード回路１０３
の出力信号のレベルが高レベルに有ると他の入力
端子のレベルのいかんにかかわらずノア２９２の
出力は低レベルとなり、スイツチFET２９１は
カツトオフする。よつて第２エンコード回路の出
力信号は禁止信号として動作する。 一方第２のエンコード回路の出力信号のレベル
が低レベルに有る時にはセルの禁止状態は解除さ
れ、第１、第３のエンコード回路の出力信号によ
つてセルの出力状態が制御される。アンド２９３
の第１の入力端子へ印加される第１のエンコード
回路の出力信号のレベルが低レベルに有る時には
アンド２９３の第２の入力端子へ印加される第３
のエンコード回路の出力信号のレベルのいかんに
かかわらずアンド２９３の出力は低レベルとな
り、よつてノア回路２９２の第１、第２入力端子
は低レベルとなり、よつてノア回路２９２は端子
２９５へ接続された第３の入力端子を入力とし、
２９６を出力とする反転増幅器として動作し、
FET２９１は帰還バイアスされオン状態となり、
このセルは出力線２５０へ電流を出力する。 一方、第２のエンコード回路の出力信号のレベ
ルが低レベルに有り、セルの禁止状態が解除され
ていて、アンド２９３の第１の入力端子へ印加さ
れる第１のエンコード回路の出力信号のレベルが
高レベルへ反転すると、アンド２９３の第２の入
力端子へ印加される第３のエンコード回路の出力
信号のレベルに依存してセルの出力状態が決ま
る。第２の入力端子のレベルが高レベルである時
にはアンド２９３の出力は高レベルとなりノア２
９２の出力は低レベルとなつてスイツチFET２
９１はカツトオフしセルはオフ（禁止）状態とな
る。一方アンド２９３の第２の入力端子のレベル
が低レベルへ反転すると、アンド２９３の出力は
低レベルとなり、ノア２９２は端子２９５を入力
２９６を出力とする反転増幅器として動作し、ス
イツチFET２９１は帰還バイアスされ、オン状
態となり、このセルは出力線２５０へ電流を出力
する。スイツチFET２９８もスイツチFET２９
１とはオン・オフが逆なだけで同様に動作する。 以上説明した通り、第６図に示した電流源スイ
ツチセルは本発明のDACの基本構成要素として
目的通りの動作を行なう。さらにこの電流源スイ
ツチセルは従来のアナログ電流スイツチの構成を
複雑化する事なく出力インピーダンスを著しく改
善しており、モノリシツク集積回路として出力コ
ンプライアンス特性の著しく良好なDACを実現
する好適な実施例となつている。DACの出力コ
ンプライアンス特性はアナログ電流出力端子の電
圧振幅に対する出力電流変化の抑圧特性であり電
流出力型DACの基本特性の一つであり、出力コ
ンプライアンス特性の不満足なDACでは広範囲
の出力端子電圧振幅に対して精度を満足する事が
できなくなる。 第６図に示した電流源スイツチセルに於いて、
ノアゲート２９２第１第２入力端子が先に低レベ
ルに有りノア２９２が反転増幅器として動作して
いる時には、スイツチFET２９１ソースからゲ
ートに対して閉帰還ループが形成される。今スイ
ツチFET２９１と電流源FETが同一形状である
と仮定してこれらFETのトランスコンダクタン
スをgn、出力インピーダンスをr0とし、スイツチ
FETのドレイン電位のすなわち出力端子の電位
をV5、スイツチFET２９１のソースと電流源
FET２９０のドレインの共通接続端子２９５の
電位をV295、又出力電流をI5、電流源FETのゲ
ートバイアス電圧をVGとすると出力電流I5は次の
ごとく近似する事が出来る。 I5＝（V5−V295）／r0＋μ・gn・V295 ＝V5／r0＋（１−μ・gnr0）gnVG／２−μ・gn・r0 出力コンダクタンスは ∂I5／∂V5１／μ・（gn・r0）r0 尚（−μ）は反転増幅として動作するノアゲー
ト２９２のゲインである。従来の単純な差動電流
スイツチ形式で得られる出力インピーダンス（出
力コンダクタンスの逆数）は（gnr0）・r0であり、
第６図に示したセルではさらにμ倍の改善が遂さ
れている。反転増幅器として動作するノアゲート
のゲインμを10倍以上に取る事が容易である事は
同業者に於ては公知である。本発明者が行なつた
実験に於いては出力電圧の10Vの振幅に対して出
力電流の変動は0.00375％であり、変動率は
0.000375％／Ｖとなつた。 12ビツトDACでの最小ビツト（LSB）の値は
フルスケール値に対して約0.025％であり、1LSB
に相当する誤差を許したとすると本発明の電流源
スイツチセルを使用したDACでは64Vの振幅が
許容される。一方シンプルな差動のアナログ電流
スイツチを使用した場合には特性は１／μだけ悪
化する。実験で使用した反転増幅器のゲインは16
であつたから従来の差動アナログ電流スイツチを
使用した場合には出力許容振幅は4Vへと著しく
減少する。FETスイツチ２９８も同様である。 次に第７図に従つて第１、第２のエンコード回
路１０２，１０３の実施例について説明する。各
各のエンコード回路はROM回路で達成する事が
でき、このROM回路に於ては実線は入出力信号
線を示し、実線と実線との交点にある小円はスイ
ツチFETを示し、１１０２，１１０３は負荷回
路を示しスイツチFETの配列により任意のエン
コード出力が得られる。ROM回路のこの記述手
段は公知であり同業者にとつては明白な回路記述
手段であるのでここではより詳しい説明は省略す
る。１０１なる上位３ビツトのデイジタル入力に
対して、第１のエンコード１０２の出力信号線１
２０〜１２４及び１２６，１２７上に有るスイツ
チFETの少なくとも１個がオンするため出力A0
〜A4及びA6，A7は共に低レベルとなり、又一方
出力線１２５上のいずれのスイツチFETもオン
しないため出力A5のみが高レベルとなる。 第１のエンコード回路１０２の出力線１２０〜
１２７が入力となる第２のエンコード回路１０３
の実施例も第７図に示してある。前述と同様に１
０１となる上位３ビツトのデイジタル入力に対し
て、信号線１２５の信号A5のみが高レベルとな
るから第２のエンコード回路の出力信号線１３０
〜１３５上に有るスイツチFETがオンするため
出力B0〜B5共に低レベルとなり、一方出力線１
３６，１３７上のいずれものスイツチFETもオ
ンしないためB6、B7が高レベルとなる。以上概
略を説明した第１、第２のエンコード回路の実施
例は表１に示した入出力コードの関係を満足する
ものとなつている。 第８図は下位デイジタル入力信号をエンコード
する第３のエンコード回路１０４の実施例であり
ROM回路、ROM4A、ROM4Bより構成されて
いる。例えば010なる下位３ビツトデイジタル入
力に対してROM4Aの出力線１６２のみが高レベ
ルとなる。よつてROM4Bに於いて出力線１４
０，１４１のデータC0、C1のみが低レベルとな
り、このROM4A、ROM4Bで構成されたエンコ
ード回路は第３のエンコード回路の好適な実施例
であり第２表に示した入出力コードの関係を満足
するものとなつている。なお4BL、4ALはそれぞ
れのROM4B、ROM4Aの負荷回路である。 第９図は第６図に示した相補出力型電流源スイ
ツチセルをＥ／Ｄ NMOSで実現する回路例を
示している。デイスプレイツシヨン型負荷MOS
３６０及びエンハンスメント型駆動MOS FET
３５１，３５２は第６図に於けるノアゲート２９
７を構成し、エンハンスメント型FET３０１，
３０２がノアゲート２９２を構成し、エンハンス
メント型FET３１１，３１２がアンドゲート２
９３を構成している。 FET３１０はデイプレツシヨン型MOS FET
である。ここでは電流源FET２９０として通常
のエンハンスメント型を使用した例を示しており
バイアス線２６０とバイアス線接続端子２６１及
び２６２を介して隣接セルを通じて外部バイアス
回路よりバイアス電圧が供給される。 第１０図は第９図に示した実施例の電流源
FETの外部バイアス手段の実施例である。４０
３は電源VDDと接地間に構成された基準電圧源回
路でありDACと同一集積回路チツプ中に構成し
てもかまわないし、外部回路として構成してもか
まわない。４００は演算増幅器であり抵抗４０５
及び基準電流源FET４１０と共に電圧−電流交
換器を構成している。抵抗４０７，４０９は端子
４０８に安定なバイアス電位を与える分割抵抗で
ある。FET４１１、ゲート４１３，４１２は前
述の基準電流源FET４１０をセル中の電流源
FET群４９０と同一のバイアス状態へ置くため
の付加回路であり各セルの出力状態に於いて各セ
ルの電流源FETとこの基準電流源FETはゲート
ソース間電圧、ドレインソース間電圧が同一とな
る様バイアスされるから、セル中の反転増幅器と
して動作するノアゲート２９２の入力閾値レベル
の温度変動、電源変動に対し前述の基準電流IRef
とDACの出力電流はトラツキングしよつて高安
定なDACを実現する事が出来る。 以上説明した通り本発明のDACはMOS FET
集積回路として構成するに好適なDAC回路手段
を提供しており、特に今後記憶回路用LSIの発展
に併つてより発展すると考えられる超高密度集積
回路（VLSI）技術を用いて製造するに好適な回
路手段を提供しており、多ビツトデイジタル入力
の高精度DACを得るためには基本的に行列状に
配列されたセル数を増加させる事及び入力エンコ
ード回路のROMのビツト数を増加させる事で達
成する事が出来る。 さらに、高い出力コンプライアンス特性の得ら
れる回路手段を提供している事からVLSI技術に
よる高精度DACの実現を可能としている。さら
にCMOS構造あるいはＥ／Ｄ NMOS構造の実
施例で示した通り、低消費電力化及び経済的チツ
プレイアウトを目的とした回路構成を可能として
いる。 又、電流出力型であり高速化を可能とし、スイ
ツチングの際のグリツチ特性の良好な回路手段を
提供し、本質的にモノトニツクな特性を有する回
路手段を提供し、さらに制御回路は従来の通常論
理回路で構成されスイツチ回路部分をも含めた全
回路が単一5V電源で動作し、DAC回路の電源供
給手段を含めて、マイクロコンピユータ等通常デ
イジタル回路とのコンパチビバリテイーを達成し
ている。 以上の説明の通り本発明のモノリシツクデイジ
タルアナログ変換器は新規なDAC構成手段を提
供しており当技術分野の発展に大きく寄与するも
のである。
第１図は従来のDACの実施例を示す図、第２
図は他の従来のDACの実施例を示す図、第３図
は第２図の従来のDACの例の説明図、第４図は
本発明のDACの構成を示す図、第５図は本発明
のDACの構成を説明する図、第６図は本発明の
DACの構成要素である電流源スイツチセル部の
構成例を示す図、第７図は本発明のDACの第１、
第２エンコーダーの実施例を示す図、第８図は本
発明のDACの第３エンコーダーの実施例を示す
図、第９図は電流源スイツチセルのＥ／Ｄ
NMOS集積回路により実施例を示す図、第１０
図は本発明のDACの外部バイアス手段の実施例
を示す図である。 Ａ，，Ｂ，，Ｃ，……デイジタル相補入
力、OUT、IOUT、OUT……アナログ出力、１００
……電流源セルアレイ。
図は他の従来のDACの実施例を示す図、第３図
は第２図の従来のDACの例の説明図、第４図は
本発明のDACの構成を示す図、第５図は本発明
のDACの構成を説明する図、第６図は本発明の
DACの構成要素である電流源スイツチセル部の
構成例を示す図、第７図は本発明のDACの第１、
第２エンコーダーの実施例を示す図、第８図は本
発明のDACの第３エンコーダーの実施例を示す
図、第９図は電流源スイツチセルのＥ／Ｄ
NMOS集積回路により実施例を示す図、第１０
図は本発明のDACの外部バイアス手段の実施例
を示す図である。 Ａ，，Ｂ，，Ｃ，……デイジタル相補入
力、OUT、IOUT、OUT……アナログ出力、１００
……電流源セルアレイ。
Claims (1)
- １ 行列状に配列され、電流源と該電流源からの
電流を相補な関係で取り出す第１、第２のスイツ
チと、該第１のスイツチを制御する多入力論理回
路と、前記第２のスイツチを該第１のスチツチと
は相補な関係で制御する手段とを各々が有する複
数の単位電流源スイツチセルと、該単位電流源ス
イツチセルの各列毎に設けられてその列の前記多
入力論理回路に共通に接続される第１および第２
の信号線群と、前記単位電流源スイツチセルの各
行毎に設けられてその行の前記多入力論理回路に
共通に接続される第３の信号線群と、前記単位電
流源スイツチセルのうち前記第１のスイツチがオ
ンされたものの電流の総和を出力する第１の出力
線と、前記単位電流源スイツチセルのうち前記第
２のスイツチがオンされたものの電流の総和を出
力する第２の出力線と、前記第１の信号線群のう
ち入力デイジタル信号の最上位ビツトから所定数
のビツトの信号の意味する数に対応する順位の信
号線に第１の制御信号を生じせしめる第１のエン
コーダーと、前記第２の信号線群のうち前記入力
デイジタル信号の前記所定数のビツトの信号の前
記意味する数に対応する順位を越える全ての順位
の信号線に第２の制御信号を生じせしめる第２の
エンコーダーと、前記第３の信号線群のうち前記
入力デイジタル信号の前記最上位ビツトから前記
所定数のビツト以外のビツトの信号の意味する数
に対応する順位以後の全ての順位の信号線に第３
の制御信号を生じせしめる第３のエンコーダーと
を有し、前記多入力論理回路は、前記第１の制御
信号が与えられると前記第３の制御信号に応じて
前記第１のスチツチをオン、オフし、前記第２の
制御信号が与えられると前記第３の制御信号にか
かわらず前記第１のスイツチをオフし、前記第１
の制御信号および前記第２の制御信号のいずれも
与えられないと前記第１のスイツチをオンするよ
うに構成されていることを特徴とするデイジタル
アナログ変換器。
Priority Applications (6)
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|---|---|---|---|
| JP5739580A JPS56153832A (en) | 1980-04-30 | 1980-04-30 | Digital to analog converter |
| US06/258,711 US4393370A (en) | 1980-04-30 | 1981-04-29 | Digital to analog converter using matrix of current sources |
| EP81103268A EP0043897B1 (en) | 1980-04-30 | 1981-04-30 | Integrated digital-analog converter |
| DE8181103268T DE3172203D1 (en) | 1980-04-30 | 1981-04-30 | Integrated digital-analog converter |
| EP84107718A EP0146674A1 (en) | 1980-04-30 | 1981-04-30 | Integrated circuit, particularly for use as a digital-analog converter |
| US06/477,801 US4490634A (en) | 1980-04-30 | 1983-03-22 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5739580A JPS56153832A (en) | 1980-04-30 | 1980-04-30 | Digital to analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56153832A JPS56153832A (en) | 1981-11-28 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5739580A Granted JPS56153832A (en) | 1980-04-30 | 1980-04-30 | Digital to analog converter |
Country Status (4)
| Country | Link |
|---|---|
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| EP (2) | EP0043897B1 (ja) |
| JP (1) | JPS56153832A (ja) |
| DE (1) | DE3172203D1 (ja) |
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