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JPH0334204B2 - - Google Patents
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JPH0334204B2 - - Google Patents

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JPH0334204B2
JPH0334204B2 JP59268988A JP26898884A JPH0334204B2 JP H0334204 B2 JPH0334204 B2 JP H0334204B2 JP 59268988 A JP59268988 A JP 59268988A JP 26898884 A JP26898884 A JP 26898884A JP H0334204 B2 JPH0334204 B2 JP H0334204B2
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capacitance
multilayer ceramic
electrode
ceramic capacitor
electrodes
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Tadashi Sato
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Murata Manufacturing Co Ltd
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Description

【発明の詳細な説明】 産業上の利用分野 この発明は、積層セラミツクコンデンサを得た
後で、容量の調整を行なうための方法に関するも
のである。なお、この発明でいう「容量調整」と
は、完成後の積層セラミツクコンデンサに対して
微少な容量調整を行なう「容量トリミング」の概
念に留まらず、より広い範囲にわたつて容量を変
更するような容量調整も含まれる。
DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application This invention relates to a method for adjusting the capacitance of a multilayer ceramic capacitor after it has been obtained. Note that "capacitance adjustment" as used in this invention is not limited to the concept of "capacitance trimming" in which minute capacitance adjustments are made to a completed multilayer ceramic capacitor, but also refers to changes in capacitance over a wider range. This also includes capacity adjustments.

従来の技術 従来、完成後の積層セラミツクコンデンサの容
量調整を行なう1つの方法として、サンドブラス
ト法による容量トリミングがある。すなわち、積
層セラミツクコンデンサの外表面からサンドブラ
ストを与え、内部にある内部電極にまで届くよう
に穴をあけ、内部電極の一部を削り取つて、内部
電極の有効重なり面積を減少させる方法である。
この方法は、微少容量偏差が要求される積層セラ
ミツクコンデンサの製造に一部使用されている。
2. Description of the Related Art Conventionally, one method for adjusting the capacitance of a completed multilayer ceramic capacitor is capacitance trimming using a sandblasting method. That is, this method reduces the effective overlapping area of the internal electrodes by sandblasting the outer surface of the multilayer ceramic capacitor, making holes that reach the internal electrodes inside, and scraping off part of the internal electrodes.
This method is partially used in the manufacture of multilayer ceramic capacitors that require small capacitance deviations.

また、完成後の積層セラミツクコンデンサの容
量調整を行なう他の方法として、積層セラミツク
コンデンサの外表面に内部電極と対向するトリミ
ング用電極を設けておいて、これをサンドブラス
ト法などにより削り取り、容量の調整を行なおう
とする方法もある。
Another method for adjusting the capacitance of a multilayer ceramic capacitor after completion is to provide a trimming electrode on the outer surface of the multilayer ceramic capacitor that faces the internal electrode, and then scrape it off using a sandblasting method to adjust the capacitance. There are ways to try to do this.

発明が解決しようとする問題点 上述した2つの典型的な従来の容量調整方法
は、微少範囲での容量調整には適した方法である
と言えるが、広い範囲にわたつての容量値の調整
には適さない。また、内部電極またはトリミング
用電極を削るとき、比較的大きな機械的衝撃が、
積層セラミツクコンデンサの一部に加わる。とこ
ろが、このような機械的衝撃が加わる部分は、内
部電極やトリミング用電極といつた、容量形成に
直接関与する部分であるので、積層セラミツクコ
ンデンサそのものの特性に悪影響を及ぼすことが
あり得る。
Problems to be Solved by the Invention The two typical conventional capacitance adjustment methods described above can be said to be suitable for capacitance adjustment in a minute range, but they are not suitable for adjusting capacitance values over a wide range. is not suitable. Also, when cutting internal electrodes or trimming electrodes, a relatively large mechanical shock is generated.
Part of multilayer ceramic capacitors. However, since the parts to which such mechanical impact is applied are parts directly involved in capacitance formation, such as internal electrodes and trimming electrodes, it may have an adverse effect on the characteristics of the multilayer ceramic capacitor itself.

また、特に前述した前者の方法では、トリミン
グの結果として残された穴は、ガラス成分などに
より埋められることになる。そのため、余分な手
間を必要とし、さらに、穴の存在により、たとえ
それを埋めたとしても、信頼性の面で問題が残る
ことになる。
Further, particularly in the former method described above, the holes left as a result of trimming are filled with a glass component or the like. Therefore, extra effort is required, and furthermore, even if the holes are filled, reliability problems will remain.

そこで、この発明は、積層セラミツクコンデン
サそのものの特性に悪影響を及ぼすことなく、ま
た、より広い範囲での容量調整を簡単に実施でき
る、積層セラミツクコンデンサの容量調整方法を
提供することを目的とするものである。
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a method for adjusting the capacitance of a multilayer ceramic capacitor, which does not adversely affect the characteristics of the multilayer ceramic capacitor itself and allows the capacitance to be easily adjusted over a wider range. It is.

問題点を解決するための手段 この発明では、積層体の内部で延びる内部電極
の一部から積層体の表面に向う容量形成に関与し
ない引出電極が積層体の表面において外部電極と
電気的に接続されているとき、外部電極を、引出
電極のうちの特定のものと接する部分において除
去し、それによつて外部電極と特定の内部電極と
の電気的接続を断つようにしたことを特徴として
いる。
Means for Solving the Problems In the present invention, an extraction electrode that does not participate in capacitance formation and extends from a part of the internal electrode extending inside the laminate toward the surface of the laminate is electrically connected to an external electrode on the surface of the laminate. The external electrode is removed at the portion where it comes into contact with a specific one of the extraction electrodes, thereby cutting off the electrical connection between the external electrode and the specific internal electrode.

作用効果 この発明においては、外部電極の部分的な除去
により、或る特定の数の内部電極すべてが容量形
成に寄与し得なくするものである。したがつて、
容量調整の範囲が広くなり、極端に言えば、0〜
100%の範囲での容量調整が可能である。また、
この発明では、このような容量調整を行なうため
に除去される外部電極と引出電極との接続部分
は、本来的に、容量形成に関与する場所ではない
ので、このような除去により、積層セラミツクコ
ンデンサそのものの特性に悪影響が及ぼされるこ
とはない。また、積層セラミツクコンデンサの積
層体に穴をあけることはないので、その後の穴埋
めの工程も不要であり、能率的に容量調整を行な
うことができるとともに、穴の存在による信頼性
の低下も防止できる。
Effects In this invention, by partially removing the external electrodes, all the internal electrodes of a certain number can no longer contribute to capacitance formation. Therefore,
The range of capacity adjustment has become wider, and in extreme terms, from 0 to
Capacity adjustment is possible within a range of 100%. Also,
In this invention, since the connecting portion between the external electrode and the extraction electrode that is removed to perform such capacitance adjustment is not originally a place that is involved in capacitance formation, such removal allows the multilayer ceramic capacitor to be Its properties are not adversely affected. In addition, since no holes are drilled in the laminated body of the multilayer ceramic capacitor, there is no need for a subsequent process of filling the holes, making it possible to efficiently adjust the capacity and also prevent a decrease in reliability due to the presence of holes. .

実施例 第1図ないし第5図は、この発明の一実施例を
説明するための図である。
Embodiment FIGS. 1 to 5 are diagrams for explaining an embodiment of the present invention.

まず、第4図に示すような積層セラミツクコン
デンサ1を製造するにあたり、第1図および第2
図にそれぞれ示すセラミツク誘電体層2,3が交
互に積層されて、その後、一体に焼成すると、第
3図に示すような積層体4が得られる。積層体4
の内部に形成されている内部電極の状態は、次の
ような特徴がある。
First, in manufacturing the multilayer ceramic capacitor 1 as shown in FIG.
When the ceramic dielectric layers 2 and 3 shown in the figures are alternately laminated and then fired together, a laminate 4 as shown in FIG. 3 is obtained. Laminated body 4
The state of the internal electrodes formed inside has the following characteristics.

第1図のセラミツク誘電体層2の一方主表面上
には、内部電極5が形成され、この内部電極5の
図による下辺の左端から下方へ延びて引出電極6
が形成されている。引出電極6は、セラミツク誘
電体層2の端縁にまで延びている。他方、第2図
に示すセラミツク誘電体層3の一方主表面上に
は、内部電極7が形成され、この内部電極7の図
による上辺の右端から上方へ延びて引出電極8が
形成されている。この引出電極8も、セラミツク
誘電体層3の端縁にまで延びている。これらのセ
ラミツク誘電体層2,3が交互に積層されたと
き、第3図に示すように、積層体4の寸法Wがセ
ラミツク誘電体層2,3の幅方向寸法Wと一致す
るようになり、かつ、積層体4の寸法Tが寸法W
より大きくなるように各セラミツク誘電体層2,
3の積層数が選ばれる。
An internal electrode 5 is formed on one main surface of the ceramic dielectric layer 2 shown in FIG.
is formed. The lead electrode 6 extends to the edge of the ceramic dielectric layer 2. On the other hand, an internal electrode 7 is formed on one main surface of the ceramic dielectric layer 3 shown in FIG. 2, and an extraction electrode 8 is formed extending upward from the right end of the upper side of the internal electrode 7 in the figure. . This extraction electrode 8 also extends to the edge of the ceramic dielectric layer 3. When these ceramic dielectric layers 2 and 3 are stacked alternately, the dimension W of the laminate 4 matches the widthwise dimension W of the ceramic dielectric layers 2 and 3, as shown in FIG. , and the dimension T of the laminate 4 is the dimension W
Each ceramic dielectric layer 2,
A stacking number of 3 is selected.

したがつて、第3図において、積層体4内で延
びる内部電極5,7は、垂直方向に向いている。
そして、一方の引出電極6は、積層体4の第3図
における下面の左側に偏つた位置に露出して並
ぶ。他方、引出電極8は、積層体4の上面の右側
に寄つた位置に露出して並ぶ。
In FIG. 3, therefore, the internal electrodes 5, 7 extending within the stack 4 are oriented vertically.
One of the extraction electrodes 6 is exposed and lined up at a position biased to the left side of the bottom surface of the laminate 4 in FIG. 3. On the other hand, the extraction electrodes 8 are exposed and lined up at a position closer to the right side of the upper surface of the laminate 4.

第3図の積層体4に対して、第4図に示すよう
に、外部電極9,10が形成される。外部電極9
は、引出電極6が露出する部分において積層体の
表面を覆うように形成される。外部電極10は、
引出電極8が露出する部分において積層体4の表
面を覆うように形成される。
As shown in FIG. 4, external electrodes 9 and 10 are formed on the laminate 4 of FIG. 3. As shown in FIG. External electrode 9
is formed so as to cover the surface of the laminate in the portion where the extraction electrode 6 is exposed. The external electrode 10 is
It is formed so as to cover the surface of the laminate 4 in the portion where the extraction electrode 8 is exposed.

この実施例では、外部電極9,10は、いずれ
も、積層体1の相対向する端面とそれに隣接する
面の各一部を覆うように形成され、引出電極6,
8の露出部分を少なくとも覆うように形成されて
いる。しかしながら、外部電極9,10の端縁9
a,10aが互いに平行にかつ斜めに延びている
ことから明らかなように、外部電極9,10は、
引出電極6,8と接触しない部分においては、よ
り狭い領域にしか形成されていない。すなわち、
第4図に現われている面で説明すると、外部電極
9の部分9bは、外部電極10の部分10bより
幅が狭くなつている。このことは、後で説明する
外部電極の一部除去を行なうべき部分(外部電極
10についていえば部分10b)の判別を容易に
行なえるようにするためである。また、たとえ
ば、引出電極8を覆うように形成される外部電極
10は、部分10bにおいて比較的広い面積で形
成されなければならない。そのため、もう一方の
外部電極9の部分9bとの距離が短くなる傾向に
ある。この距離が短い場合、このような積層セラ
ミツクコンデンサ1が実装されたとき、短絡のお
それがあり、できるだけこの距離を長くするほう
が好ましい。その手段として、外部電極9の部分
9bの幅を狭くすることが有効である。なお、第
4図の積層セラミツクコンデンサ1の裏側につい
ても同様の構成である。
In this embodiment, the external electrodes 9 and 10 are both formed so as to cover the opposing end surfaces of the laminate 1 and a portion of the surface adjacent thereto, and the extraction electrodes 6,
It is formed so as to cover at least the exposed portion of 8. However, the edges 9 of the external electrodes 9, 10
As is clear from the fact that a and 10a extend parallel and obliquely to each other, the external electrodes 9 and 10 are
In the portions not in contact with the extraction electrodes 6 and 8, they are formed only in narrower areas. That is,
In terms of what appears in FIG. 4, the portion 9b of the external electrode 9 is narrower than the portion 10b of the external electrode 10. This is to facilitate the determination of the portion of the external electrode to be partially removed (for the external electrode 10, the portion 10b), which will be described later. Further, for example, the external electrode 10 formed to cover the extraction electrode 8 must be formed with a relatively large area in the portion 10b. Therefore, the distance from the portion 9b of the other external electrode 9 tends to become shorter. If this distance is short, there is a risk of a short circuit when such a multilayer ceramic capacitor 1 is mounted, so it is preferable to make this distance as long as possible. As a means for this, it is effective to narrow the width of the portion 9b of the external electrode 9. Note that the back side of the multilayer ceramic capacitor 1 shown in FIG. 4 has a similar structure.

積層セラミツクコンデンサ1は、第4図に示す
ように、適当な回路基板11上の導電経路12,
13上にはんだ(図示せず)等により実装され
る。この積層セラミツクコンデンサ1は、第4図
に示すような実装状態においても、容易に容量調
整を行なうことができる。
As shown in FIG. 4, the multilayer ceramic capacitor 1 includes conductive paths 12,
13 using solder (not shown) or the like. This multilayer ceramic capacitor 1 can be easily adjusted in capacity even in the mounted state shown in FIG.

第5図を参照して、積層セラミツクコンデンサ
1に対して、容量調整が行なわれている、あるい
は行なわれた後の状態が示されている。外部電極
10の部分10bに注目すると、そこには、一部
除去された部分が示されている。これによつて、
引出電極8のうち特定の引出電極、すなわち引出
電極8a,8bが積層体4の表面に直接露出して
おり、これらの引出電極8a,8bは、外部電極
10との電気的接続が断たれている。したがつ
て、この状態にある積層セラミツクコンデンサ1
は、引出電極8a,8bに連なる内部電極7が寄
与していた容量分だけ減少された全体容量を持つ
ことになる。外部電極10の特定の部分の除去
は、周知のサンドブラスト法またはレーザトリミ
ング法を用いることができる。
Referring to FIG. 5, there is shown a state in which multilayer ceramic capacitor 1 is undergoing or has undergone capacitance adjustment. Focusing on the portion 10b of the external electrode 10, a partially removed portion is shown there. By this,
Of the extraction electrodes 8, certain extraction electrodes, that is, extraction electrodes 8a and 8b, are directly exposed on the surface of the laminate 4, and these extraction electrodes 8a and 8b are electrically disconnected from the external electrode 10. There is. Therefore, the multilayer ceramic capacitor 1 in this state
has a total capacitance reduced by the capacitance contributed by the internal electrodes 7 connected to the extraction electrodes 8a and 8b. A well-known sandblasting method or laser trimming method can be used to remove a specific portion of the external electrode 10.

なお、積層セラミツクコンデンサ1の実装後に
おいて容量調整を行なう場合、積層セラミツクコ
ンデンサ1の実装に際しては、第4図に示した積
層セラミツクコンデンサ1の下方に向く面を上に
してもよい。そのようにしたとしても、今度は、
引出電極6が外部電極9と接する側の面が現わ
れ、外部電極9を部分的に除去することにより同
様の容量調整を行なうことができる。したがつ
て、第4図に示すような積層セラミツクコンデン
サ1は、実装に際しては、表裏を選ばず、したが
つて、実装の誤りも生じ得ない。
In addition, when the capacitance is adjusted after mounting the multilayer ceramic capacitor 1, the downward facing surface of the multilayer ceramic capacitor 1 shown in FIG. 4 may be turned up when mounting the multilayer ceramic capacitor 1. Even if you do that, this time,
The surface of the extraction electrode 6 in contact with the external electrode 9 appears, and similar capacitance adjustment can be performed by partially removing the external electrode 9. Therefore, the multilayer ceramic capacitor 1 as shown in FIG. 4 can be mounted on either the front or the back, and therefore no mounting errors can occur.

上述のように、実装状態で、容量調整が行なえ
るので、この積層セラミツクコンデンサ1は、そ
のユーザ側で簡単に容量調整ができるようにな
り、有利である。
As described above, since the capacitance can be adjusted in the mounted state, this laminated ceramic capacitor 1 is advantageous in that the user can easily adjust the capacitance.

第6図ないし第8図は、この発明が適用される
積層セラミツクコンデンサの他の例を示してい
る。この例では、第6図および第7図にそれぞれ
示すセラミツク誘電体層14,15が交互に積層
されて、第8図に示すような積層セラミツクコン
デンサ16を構成している。
6 to 8 show other examples of laminated ceramic capacitors to which the present invention is applied. In this example, ceramic dielectric layers 14 and 15 shown in FIGS. 6 and 7, respectively, are alternately laminated to constitute a multilayer ceramic capacitor 16 as shown in FIG. 8.

第6図のセラミツク誘電体層14の一方主表面
上には、内部電極17と、この内部電極17の図
による左辺の中央部から左方へ延びる引出電極1
8とが形成される。第7図のセラミツク誘電体層
15の一方主表面には、内部電極19と、内部電
極19の右辺の中央部から右方へ延びる引出電極
20とが形成される。
On one main surface of the ceramic dielectric layer 14 in FIG.
8 is formed. On one main surface of the ceramic dielectric layer 15 shown in FIG. 7, an internal electrode 19 and a lead electrode 20 extending rightward from the center of the right side of the internal electrode 19 are formed.

第8図に示すように、積層体21の両端部にそ
れぞれ外部電極22,23が形成されたとき、外
部電極22は引出電極18と電気的に接続される
状態となり、外部電極23は引出電極20と電気
的に接続される状態となる。
As shown in FIG. 8, when external electrodes 22 and 23 are formed at both ends of the laminate 21, the external electrode 22 is electrically connected to the extraction electrode 18, and the external electrode 23 is connected to the extraction electrode 18. It will be in a state where it is electrically connected to 20.

第8図において、外部電極23には、一部除去
された部分があり、これによつて、引出電極20
aが外部に露出した状態となつている。したがつ
て、引出電極20aが寄与していた容量分が削減
される。
In FIG. 8, there is a part of the external electrode 23 that has been removed, so that the extraction electrode 20
A is exposed to the outside. Therefore, the capacitance contributed by the extraction electrode 20a is reduced.

以上述べた2種類の積層セラミツクコンデンサ
1および16における引出電極6,7および1
8,19は、容量形成に関与するものではなく、
当該引出電極を引出す内部電極5,7および1
7,19の辺の長さよりも狭い幅で延びている。
したがつて、外部電極のわずかな部分を除去する
だけで、特定の内部電極との電気的接続を断つこ
とができる。しかしながら、引出電極は、当該引
出電極を引出す内部電極の辺の長さと同じ幅で延
びていてもよい。
Leading electrodes 6, 7 and 1 in the two types of multilayer ceramic capacitors 1 and 16 described above
8 and 19 are not involved in capacitance formation,
Internal electrodes 5, 7 and 1 from which the extraction electrode is drawn out
It extends with a width narrower than the length of sides 7 and 19.
Therefore, electrical connection with a specific internal electrode can be severed by removing only a small portion of the external electrode. However, the extraction electrode may extend with the same width as the length of the side of the internal electrode from which the extraction electrode is extracted.

この発明の容量調整方法は、特に、非連続的
な、すなわち段階的な容量調整を行なうのに適し
ている。したがつて、たとえば、水晶発振式時計
の場合を例にとると、そこに含まれるトリマコン
デンサの可変範囲内で調整が不可能な場合に、こ
の発明を適用すると有利である。また、この発明
による容量調整方法は、いわゆる容量トリミング
として容量調整を行なう場合のほか、同じ積層セ
ラミツクコンデンサから、外部電極の除去程度を
変えることにより、個々の積層セラミツクコンデ
ンサの容量を変えることができるので、多品種の
積層セラミツクコンデンサを得るのに有効であ
る。
The capacity adjustment method of the present invention is particularly suitable for discontinuous, ie, stepwise, capacity adjustment. Therefore, for example, in the case of a crystal oscillation type watch, it is advantageous to apply the present invention when adjustment is not possible within the variable range of the trimmer capacitor included therein. In addition, the capacitance adjustment method according to the present invention can be used to adjust the capacitance as so-called capacitance trimming, and also to change the capacitance of individual multilayer ceramic capacitors by changing the degree of removal of external electrodes from the same multilayer ceramic capacitor. Therefore, it is effective for obtaining a wide variety of multilayer ceramic capacitors.

なお、1個の積層セラミツクコンデンサに含ま
れる内部電極の面積を互いに異ならせ、外部電極
との電気的接続が断たれようとする内部電極を選
ぶことにより、容量調整による変化幅を、任意に
変えることも可能である。
In addition, by making the areas of the internal electrodes included in one multilayer ceramic capacitor different from each other and selecting the internal electrode whose electrical connection with the external electrode is about to be severed, the range of change due to capacitance adjustment can be arbitrarily changed. It is also possible.

【図面の簡単な説明】[Brief explanation of drawings]

第1図および第2図は、この発明が適用される
積層セラミツクコンデンサの第1の例に含まれる
セラミツク誘電体層を示す平面図である。第3図
は、第1図および第2図に示すセラミツク誘電体
層を積層して得られた積層体を示す斜視図であ
る。第4図は、第3図の積層体を用いて得られた
積層セラミツクコンデンサを示す斜視図であり、
併せて積層セラミツクコンデンサの実装状態が示
されている。第5図は、第4図の積層セラミツク
コンデンサに対して容量調整を行なつている、あ
るいは行なわれた状態を示す平面図である。第6
図および第7図は、この発明が適用される積層セ
ラミツクコンデンサの第2の例に含まれるセラミ
ツク誘電体層を示す平面図である。第8図は、第
6図および第7図に示したセラミツク誘電体層を
用いて得られた積層セラミツクコンデンサの斜視
図であり、併せて容量調整が行なわれた状態が示
されている。 図において、1,16は積層セラミツクコンデ
ンサ、2,3,14,15はセラミツク誘電体
層、4,21は積層体、5,7,17,19は内
部電極、6,8,18,20は引出電極、9,1
0,22,23は外部電極、11は回路基板であ
る。
1 and 2 are plan views showing ceramic dielectric layers included in a first example of a multilayer ceramic capacitor to which the present invention is applied. FIG. 3 is a perspective view showing a laminate obtained by laminating the ceramic dielectric layers shown in FIGS. 1 and 2. FIG. FIG. 4 is a perspective view showing a multilayer ceramic capacitor obtained using the laminate shown in FIG.
The mounting state of the multilayer ceramic capacitor is also shown. FIG. 5 is a plan view showing the laminated ceramic capacitor of FIG. 4 in which capacitance adjustment is being performed or has been performed. 6th
7 and 7 are plan views showing ceramic dielectric layers included in a second example of a multilayer ceramic capacitor to which the present invention is applied. FIG. 8 is a perspective view of a multilayer ceramic capacitor obtained using the ceramic dielectric layers shown in FIGS. 6 and 7, and also shows a state in which capacitance has been adjusted. In the figure, 1 and 16 are multilayer ceramic capacitors, 2, 3, 14, and 15 are ceramic dielectric layers, 4 and 21 are laminates, 5, 7, 17, and 19 are internal electrodes, and 6, 8, 18, and 20 are Extraction electrode, 9,1
0, 22, and 23 are external electrodes, and 11 is a circuit board.

Claims (1)

【特許請求の範囲】 1 複数層の内部電極がセラミツク誘電体層を挟
んで積層されて積層体を構成し、各内部電極から
延びかつ容量形成に関与しない引出電極が積層体
の表面に引出され、引出電極が露出する部分にお
いて積層体の表面に外部電極が形成された、積層
セラミツクコンデンサの容量調整方法であつて、 前記外部電極を、前記引出電極のうちの特定の
ものと接する部分において除去し、それによつて
外部電極と特定の内部電極との電気的接続を断つ
ことを行なう、積層セラミツクコンデンサの容量
調整方法。 2 引出電極は、当該引出電極を引出す内部電極
の辺の長さよりも狭い幅で延びる、特許請求の範
囲第1項記載の積層セラミツクコンデンサの容量
調整方法。 3 積層セラミツクコンデンサが実装された状態
で行なわれる、特許請求の範囲第1項または第2
項記載の積層セラミツクコンデンサの容量調整方
法。 4 積層セラミツクコンデンサの実装状態におい
て、内部電極は実装される面に対して垂直方向に
延び、引出電極は実装される面と平行な積層体上
の面に引出される、特許請求の範囲第3項記載の
積層セラミツクコンデンサの容量調整方法。
[Scope of Claims] 1 A plurality of internal electrodes are stacked with ceramic dielectric layers in between to form a laminate, and an extraction electrode extending from each internal electrode and not involved in capacitance formation is drawn out to the surface of the laminate. , a method for adjusting the capacitance of a multilayer ceramic capacitor in which an external electrode is formed on the surface of a laminate at a portion where an extraction electrode is exposed, the external electrode being removed at a portion in contact with a specific one of the extraction electrodes. A method for adjusting the capacitance of a multilayer ceramic capacitor, in which the electrical connection between the external electrode and a specific internal electrode is cut off. 2. The method for adjusting the capacitance of a multilayer ceramic capacitor according to claim 1, wherein the extraction electrode extends with a width narrower than the length of the side of the internal electrode from which the extraction electrode is drawn. 3 Claim 1 or 2, which is carried out in a state in which a multilayer ceramic capacitor is mounted.
Method for adjusting the capacitance of multilayer ceramic capacitors described in Section 1. 4. In the mounted state of the multilayer ceramic capacitor, the internal electrodes extend in a direction perpendicular to the mounting surface, and the extraction electrodes are drawn out to a surface on the laminate parallel to the mounting surface. Method for adjusting the capacitance of multilayer ceramic capacitors described in Section 1.
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