JPH0334233B2

JPH0334233B2 -

Info

Publication number: JPH0334233B2
Application number: JP60082350A
Authority: JP
Inventors: Noryuki Honma; Kunihiko Yamaguchi; Teruo Isobe; Goro Kitsukawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-04-19
Filing date: 1985-04-19
Publication date: 1991-05-21
Also published as: JPS60258954A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、高速の半導体記憶セルに関するもの
である。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to high speed semiconductor memory cells.

[Background of the invention]

従来、バイポーラメモリの記憶セルおよびその
周辺回路としては、第１図の回路図で示されるも
のが、最も多用されてきた。この回路において
は、ある１つのメモリセル、たとえばMCOOを
選択するには、周知のようにXOを高レベルに、
また、YOを低レベルにすればよい。この時、
V_rpおよびV_r1が読出しレベルにあるものとして、
各所の波形の典型例を第２図に示す。 Conventionally, the circuit shown in the circuit diagram of FIG. 1 has been most frequently used as a storage cell of a bipolar memory and its peripheral circuit. In this circuit, in order to select a certain memory cell, for example MCOO, as is well known, the XO is set to a high level.
Also, YO can be set to a low level. At this time,
Assuming V _rp and V _r1 are at read level,
Typical examples of waveforms at various locations are shown in FIG.

ａは、X₀の駆動波形V_Xと、それに応答したメ
モリセルMCOOのオン側トランジスタQ₀₁のベー
ス電位V_CHと、オフ側トランジスタQ₀₀のベース
電位V_CLの波形を示している。V_r1V_rpが読出しレ
ベル（第２図ａ中の鎖線で示す）にある時には、
周知のようにデイジツト線D₀₀，D₀₁には同図ｂ
のように波形が出、Q_r00，Q_r01のコレクタには
O₀，O₁として示したような読出し出力波形が得
られる。異なるデイジツトからの出力は、ワイヤ
ド、オアまたはコレクタ・ドツト等の手段によ
り、１つの出力としてまとめ上げられるが、これ
らの回路および動作は周知なので、ここでは説明
しない。 a shows the waveforms of the drive waveform _VX of _X0 , the base potential _VCH of the on-side transistor _Q01 of the memory cell MCOO, and the base potential _VCL of the off-side transistor _Q00 in response thereto. When V _r1 V _rp is at the read level (shown by the dashed line in Figure 2a),
As is well known, the digit lines D ₀₀ and D ₀₁ are
A waveform like this appears, and the collectors of Q _r00 and Q _r01 have
Readout output waveforms as shown as O ₀ and O ₁ are obtained. The outputs from the different digits are combined into a single output by means such as wired, OR, or collector dots, but these circuits and operations are well known and will not be described here.

さて、メモリ回路の高速化をを阻む１つの大き
な原因は、第２図ａに示すように、V_Xを印加し
てからのV_CHおよびV_CL、特にV_CHの応答が遅いこ
とである。このV_CHの立上り、立下りは、セルの
負荷抵抗R_Lとセル・トランジスタQ₀₀等のコレク
タ点における全浮遊容量（トランジスタのコレク
タ容量、交さ結合した相手のトランジスタのベー
ス容量、配線の容量、抵抗の浮遊容量等）の総和
との積である時定数により決まる。一方、V_CL
は、たとえばオン・トランジスタQ₀₁のコレクタ
に接続されているダイオードD₀₁が導通するた
め、V_CHよりは早く立上る。したがつて、V_CHの
立上りが遅いため、メモリ回路のアクセス時間が
遅くなるだけではなく、第２図ａに示すように、
メモリセル選択の過度時に、V_CH−V_CLの振幅が
小さくなり、いわゆる動作余裕度が極端に狭くな
る。これら２つの効果（アクセス時間の増加と動
作余裕度の減少）は、ビツト数が増加し、その結
果として、セルの負荷抵抗R_Lの値が大きくなれ
ばなる程、著しくなる。尚、同様なバイポーラメ
モリに関して、アイ・バーエム・テクニカルデイ
スクロージヤーブルテイン18巻９号1976年２月第
2875頁乃至第2877頁エツチ・アール・ベアーズ他
“インテグレーテツドハーパーセル”
（IBMtechnical Disclosure Bulletin vol.18No9
February 1976 pp.2875〜2877、H.R.Beers et
al）に記載された技術がある。しかしながら、当
該技術にはSBDを設ける部分に、高濃度領域を
設けることにより、SBDの容量を増大すること
については何ら記載されていない。 As shown in FIG. 2a, one of the major reasons for hindering the speeding up of memory circuits is that the response of V _CH and V _CL after V _X is applied, especially of V _CH , is slow. The rise and fall of V _CH is determined by the load resistance R _L of the cell, the total stray capacitance at the collector point of the cell transistor Q ₀₀ , etc. , stray capacitance of resistors, etc.). On the other hand, V _CL
rises earlier than V _CH because, for example, the diode D ₀₁ connected to the collector of the on-transistor Q ₀₁ becomes conductive. Therefore, since the rise of V _CH is slow, not only does the access time of the memory circuit become slow, but as shown in Figure 2a,
When memory cell selection is excessive, the amplitude of V _CH −V _CL becomes small, and the so-called operating margin becomes extremely narrow. These two effects (increase in access time and decrease in operating margin) become more pronounced as the number of bits increases and, as a result, the value of the load resistance R _L of the cell increases. Regarding similar bipolar memory, IBM Technical Disclosure Bulletin Vol. 18, No. 9, February 1976,
Pages 2875 to 2877 H.R. Bears et al. “Integrated Harper Cell”
(IBM technical Disclosure Bulletin vol.18No9
February 1976 pp.2875-2877, HRBeers et
There is a technique described in al). However, this technique does not describe anything about increasing the capacity of the SBD by providing a high concentration region in the area where the SBD is provided.

[Purpose of the invention]

本発明の目的は、負荷抵抗Ｒが大きくなつて
も、V_CHの応答が早く、したがつて、アクセス時
間の増加が非常に少ないセルを提供することであ
る。 An object of the present invention is to provide a cell in which the response of V _CH is fast even when the load resistance R becomes large, and therefore the access time increases very little.

また、本発明に従がえば、V_CHの応答が早くな
るので、V_CH−V_CLの過渡時における減少が少な
く、動作余裕度の広いメモリセルを得ることがで
きる。 Further, according to the present invention, since the response of V _CH becomes faster, a decrease in V _CH −V _CL during a transition is small, and a memory cell with a wide operating margin can be obtained.

[Summary of the invention]

上記目的を達成するために、本願発明では、
SBDが形成される範囲で、高濃度領域を設け、
これにより容量値を増大し、上記の如き、アクセ
ス時間の極めて短いセルを提供するものである。 In order to achieve the above object, in the present invention,
A high concentration area is provided in the range where SBD is formed,
This increases the capacity value and provides a cell with extremely short access time as described above.

[Embodiments of the invention]

さて、本発明を参照しながら、本発明の実施例
を説明しよう。 Now, with reference to the present invention, embodiments of the present invention will be described.

第３図に、本発明の実施例を示す。ａは、第１
図の回路のメモリセルに、本発明に従がつて、コ
ンデンサC_L0、C_L1を挿入した実施例である。この
ようなメモリセルでは、V_CHは、過度的にはコン
デンサ、たとえばC_L0を通じてV_Xに追随するの
で、立上り、立下りが早くなる。一方、V_CLの立
上り、立下りは、ダイオードのせいでC_Lの影響
を殆んど受けず、結局、V_CH、V_CLの波形は第２
図ｃのようになり、高速化と、動作余裕度の増大
という２つの利益を得られる。 FIG. 3 shows an embodiment of the invention. a is the first
This is an embodiment in which capacitors C _L0 and C _L1 are inserted into the memory cells of the circuit shown in the figure according to the present invention. In such a memory cell, V _CH transiently follows V _X through a capacitor, for example, C _L0 , so that it rises and falls quickly. On the other hand, the rise and fall of V _CL are hardly affected by _CL due to the diode, and in the end, the waveforms of V _CH and V _CL are
As shown in Figure c, the two benefits of increased speed and increased operating margin can be obtained.

第３図ｂは、コレクタ負荷抵抗R_Lと並列にダ
イオードがない例であるが、この場合は動作余裕
度は、C_Lの有無にほぼ無関係であるが、高速化
という利益を得ることができる。V_CH、V_CLの波
形は、やはり第３図ｃのようになる。 Figure 3b shows an example in which there is no diode in parallel with the collector load resistance R _L. In this case, the operating margin is almost unrelated to the presence or absence of C _L , but the benefit of higher speed can be obtained. . The waveforms of V _CH and V _CL are as shown in Figure 3c.

第３図ｃは、ａのpn接合ダイオードの代りに
シヨツトキーバリア・ダイオード（以下SBDと
略す）を用いたもので、信号振幅がａの場合より
も小さいだけで、その他はほぼ同一と考えてよ
い。またｄは、ダブルエミツタ型のトランジスタ
の代りに、ダイオードD₂，D₃を用いてデイジツ
ト線との結合を行なう型のメモリセルであるが、
他の型のセルと同様な効果が得られる。 Figure 3c shows a case in which a Schottky barrier diode (hereinafter abbreviated as SBD) is used in place of the pn junction diode in case a, and the signal amplitude is only smaller than in case a, and other aspects are considered to be almost the same. It's fine. Furthermore, d is a type of memory cell that uses diodes D ₂ and D ₃ instead of a double emitter type transistor to perform coupling with the digit line.
Similar effects can be obtained with other types of cells.

以上、本発明の実施例として負荷抵抗をもつフ
リツプフロツプ型のセルのみを挙げたが、本発明
は、負荷としてpnpトランジスタやダイオード等
の非線形負荷をもつセルに適用できることは言う
までもない。 Although only a flip-flop type cell having a load resistance has been described as an embodiment of the present invention, it goes without saying that the present invention can be applied to a cell having a nonlinear load such as a PNP transistor or a diode as a load.

第４図は、従来型のたとえば第１図のメモリセ
ルの断面図である。右下斜線はｐ型領域を、左下
斜線はｎ型領域を示す。具体的には、１４がベー
ス層、１５はEp層、１６はエミツタ層、１７は
n⁺埋込み層であり、１８はｐ型基板である。１
９は誘電体の絶縁層である。また、１１，１２は
エミツタ電極、１３はベース電極であり、２０
は、負荷抵抗R_Lとダイオード（第１図のD₀₀等）
の陽極電極とを兼ねている。負荷抵抗（第１図の
R_L00等）は電極１３と２０との間のベース層１４
で形成され、ダイオード（例えばD₀₀等）は、層
１４と１５との間で形成される。なお、コレクタ
電極は、たとえばn⁺領域が紙面前方に伸びてい
てそこから取出されているが、図示されていな
い。 FIG. 4 is a cross-sectional view of a conventional memory cell, such as that of FIG. 1. The lower right diagonal line indicates a p-type region, and the lower left diagonal line indicates an n-type region. Specifically, 14 is the base layer, 15 is the Ep layer, 16 is the emitter layer, and 17 is the base layer.
It is an n ⁺ buried layer, and 18 is a p-type substrate. 1
9 is a dielectric insulating layer. Further, 11 and 12 are emitter electrodes, 13 is a base electrode, and 20
is the load resistance R _L and the diode (such as D ₀₀ in Figure 1)
It also serves as the anode electrode. Load resistance (in Figure 1)
R _L00 etc.) is the base layer 14 between the electrodes 13 and 20.
A diode (such as D ₀₀ ) is formed between layers 14 and 15 . Note that the collector electrode, for example, has an n ⁺ region extending toward the front of the paper and is taken out from there, but is not shown.

第５図は、本発明の実施例の断面図である。第
５ａ図は、第３図ａの実施例の断面図であり、第
４図と同一の部分に対しては、同一の番号を付し
ている。この実施例は、ｐ型領域２１が付加され
た点を除いて、第４図と同一である。負荷抵抗は
やはり電極１３，２０間のベース層１４で形成さ
れ、ダイオードはｐ型領域１４，１９とｎ型領域
１５，１７との間に形成される。従来例では、
pn接合は、ベース層１４と、低濃度のEp層１５
との間でしか形成されないので、ダイオードと並
列に挿入される容量は少ない。一方、本発明の実
施例では高濃度のｐ層２１と高濃度のｎ層とで
pn接合を形成しているので、ダイオードと並列
に入るC_Lを非常に大きくできる。 FIG. 5 is a cross-sectional view of an embodiment of the invention. FIG. 5a is a cross-sectional view of the embodiment of FIG. 3a, and the same parts as in FIG. 4 are given the same numbers. This embodiment is the same as FIG. 4 except that a p-type region 21 is added. The load resistance is again formed in the base layer 14 between the electrodes 13, 20, and the diode is formed between the p-type regions 14, 19 and the n-type regions 15, 17. In the conventional example,
The pn junction consists of a base layer 14 and a low concentration Ep layer 15.
Since it is only formed between the diode and the diode, the capacitance inserted in parallel with the diode is small. On the other hand, in the embodiment of the present invention, a high concentration p layer 21 and a high concentration n layer are used.
Since it forms a pn junction, the C _L that goes in parallel with the diode can be made very large.

また、第５ｂ図は、第３ｃ図のメモリセルの一
実施例の断面図である。この場合、SBDは金属
電極２０とｎ型層２２との間に形成されるが、本
発明の場合には、領域２２として高濃度のｎ型層
を用い、C_Lを大きくしている。 Further, FIG. 5b is a cross-sectional view of one embodiment of the memory cell of FIG. 3c. In this case, the SBD is formed between the metal electrode 20 and the n-type layer 22, but in the case of the present invention, a high concentration n-type layer is used as the region 22 to increase _C.sub.L.

なお、第３図のその他の実施例もほぼ同様な構
造で、セル面積を殆んど増加させずに実現でき
る。勿論、コンデンサを個別に作つて、負荷抵抗
と並列に接続しても、本発明の効果を得ることが
出来ることは言うまでもない。 Note that the other embodiments shown in FIG. 3 have substantially the same structure and can be realized without substantially increasing the cell area. Of course, it goes without saying that the effects of the present invention can also be obtained even if the capacitors are individually manufactured and connected in parallel with the load resistor.

〔Effect of the invention〕

第６図は、第３図ａのセルについて、C_Lを変
えた時アクセス時間がどう変るかを示す例であ
る。Ｂは従来の浮遊容量のみがあるときのデータ
でありＡは浮遊容量もないときの推定値である。
C₁，C₂，C₃は浮遊容量とは別個に全体として横
軸に示すC_Lとなるようにキヤパシタンスを付加
した場合である。この例では、従来の約10倍のＣ
を付加することにより、アクセス時間を約2/5に
できる。 FIG. 6 is an example showing how the access time changes when C _L is changed for the cell shown in FIG. 3a. B is the data when there is only conventional stray capacitance, and A is the estimated value when there is no stray capacitance.
C ₁ , C ₂ , and C ₃ are obtained when capacitance is added separately from stray capacitance so that the total becomes C _L shown on the horizontal axis. In this example, the C
By adding , the access time can be reduced to about 2/5.

なお、一般的に言つて、負荷抵抗と並列にC_L
を付加して行くと、例えば第１図のXO線に続が
るＣ負荷が多くなり、V_X波形の立上り、立下り
が遅くなるが、そのような場合には、たとえば、
特開昭50−125942号に述べたように保持電流を増
加したり、または周知のように、読出し電流I_Rを
集中して高速化を計る等の手段を併用すると、な
お効果が期待できる。 Generally speaking, C _L is connected in parallel with the load resistance.
If you add more, for example, the C load following the XO line in Figure 1 will increase, and the rise and fall of the _VX waveform will become slower.
Further effects can be expected if other measures are used, such as increasing the holding current as described in JP-A-50-125942, or increasing the speed by concentrating the read current I _R as is well known.

[Brief explanation of drawings]

第１図は、従来型のメモリセルおよび代表的な
周辺回路の図、第２図は第１図の動作を説明する
ための波形図、第３図は本発明の実施例、第４図
は、従来型のメモリセルの断面図、第５図は本発
明の実施例の断面図、第６図は本発明の効果を示
す図である。１４……ベース、１７……n⁺埋込層、１８…
…基板、１９……絶縁膜、２０……電極、２１…
…p⁺領域、２２……n⁺領域。 FIG. 1 is a diagram of a conventional memory cell and a typical peripheral circuit, FIG. 2 is a waveform diagram for explaining the operation of FIG. 1, FIG. 3 is an embodiment of the present invention, and FIG. 4 is a diagram of a conventional memory cell and a typical peripheral circuit. , FIG. 5 is a cross-sectional view of a conventional memory cell, FIG. 5 is a cross-sectional view of an embodiment of the present invention, and FIG. 6 is a diagram showing the effects of the present invention. 14...Base, 17...n ⁺ buried layer, 18...
... Substrate, 19 ... Insulating film, 20 ... Electrode, 21 ...
...p ⁺ area, 22...n ⁺ area.

Claims

[Claims] 1. A semiconductor substrate, a first conductivity type high-concentration buried layer provided on the substrate, a first conductivity type collector region provided in sequence on the buried layer, and a second conductivity type collector region. A first and a second transistor each having a base region and an emitter region of a first conductivity type, the collectors and bases of the first and second transistors are crossed and coupled to each other, and the respective collectors are connected to each other through a load. In a semiconductor memory having a semiconductor memory cell connected to a word line, each of the first and second transistors includes: a first conductivity type impurity region in contact with the collector region and having a higher concentration than the collector region; a Schottky barrier diode formed by the first conductivity type impurity region and a metal layer simultaneously in contact with the base region and connected to the word line; A semiconductor memory comprising a semiconductor memory cell having a capacitor connected in parallel with the load. 2. The semiconductor memory according to claim 1, wherein a read current source for each semiconductor memory cell is concentrated.