JPH0334694B2 - - Google Patents
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- JPH0334694B2 JPH0334694B2 JP58235383A JP23538383A JPH0334694B2 JP H0334694 B2 JPH0334694 B2 JP H0334694B2 JP 58235383 A JP58235383 A JP 58235383A JP 23538383 A JP23538383 A JP 23538383A JP H0334694 B2 JPH0334694 B2 JP H0334694B2
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- H03—ELECTRONIC CIRCUITRY
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は保護機能を有したダーリントントラン
ジスタ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a Darlington transistor circuit with a protection function.
近年大電力スイツチの半導体デバイスとして、
大電力ダーリントントランジスタの利用が活発に
展開されているが、特に高耐圧の大電力スイツチ
のダーリントントランジスタ化が進んでいる。例
えば入力電圧480V(交流)に対する大電力スイツ
チのダーリントントランジスタとしては、順方向
安全動作領域(Forward Safe Operating
Area)特性特に負荷シヨート安全動作領域
(Lord Short Circuit Safe Operating Area)
特性においては、800V(直流)にて数10マイクロ
セコンド以上の間破壊に至らぬことが必須条件と
されている。
In recent years, as a semiconductor device for high power switches,
The use of high-power Darlington transistors is being actively developed, and in particular, the use of Darlington transistors in high-voltage, high-power switches is progressing. For example, a Darlington transistor for a high power switch with an input voltage of 480V (AC) has a Forward Safe Operating Area.
Area) characteristics, especially the load short circuit safe operating area (Lord Short Circuit Safe Operating Area)
In terms of characteristics, it is essential that the product does not break down for several tens of microseconds or more at 800V (DC).
ところで従来、負荷シヨート安全動作特性にお
ける破壊耐量は、ダーリントントランジスタのコ
レクタ抵抗RCに依存することが知られており、
このRCを大ならしめることにより破壊耐量を向
上させている。例えばNPIN構造のトランジスタ
であるならば、真性領域の縦方向の厚さを大なら
しめてRCを大ならしめる等である。しかしなが
らこのことは、トランジスタの順方向諸特性の低
下を意味する。即ちコレクタ・エミツタ間飽和電
圧VCE(sat)の増加、スイツチングタイムの増加、
コレクタピーク電流の低下等、いずれも大電力ス
イツチ用途としては好ましくない。上記VCE(sat)
特性の改善、コレクタピーク電流の向上だけなら
ば、エミツタ面積を従来の数倍に拡げることによ
り達成し得るが、このようなチツプサイズの増加
は商業的コストとかけ離れたものとなる。更にこ
のようなチツプサイズの増加を行なつても、スイ
ツチングタイム特性を向上させることはなく、大
電力スイツチの大電力デバイスとして実用的なも
のは得られないものであつた。 By the way, it has been conventionally known that the breakdown resistance in the load shot safe operating characteristics depends on the collector resistance R C of the Darlington transistor.
By increasing this R C , the breakdown resistance is improved. For example, in the case of a transistor with an NPIN structure, the vertical thickness of the intrinsic region is increased to increase R C . However, this means that the forward characteristics of the transistor are degraded. In other words, the collector-emitter saturation voltage V CE (sat) increases, the switching time increases,
Both of these problems, such as a decrease in collector peak current, are undesirable for use in high-power switches. Above V CE (sat)
If only the characteristics and collector peak current were to be improved, this could be achieved by increasing the emitter area several times that of the conventional one, but such an increase in chip size would be far from commercially viable. Furthermore, even if the chip size is increased in this manner, the switching time characteristics are not improved, and a practical high-power device for a high-power switch cannot be obtained.
本発明は上記実情に鑑みてなされたもので、チ
ツプサイズの増加なくしてダーリントントランジ
スタの負荷シヨート安全動作領域を拡張させ得る
ダーリントントランジスタ回路を提供しようとす
るものである。
The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a Darlington transistor circuit in which the load shot safe operating area of the Darlington transistor can be expanded without increasing the chip size.
スイツチング用ダーリントントランジスタは、
負荷短絡時にコレクタ・エミツタ間に数100Vの
高バイアスが印加されているが、この状態でベー
ス電流が振り込まれると、ダーリントントランジ
スタのhFE倍のコレクタ電流が瞬時に最終段トラ
ンジスタへ流れ込み、その時の電力集中でシリコ
ンが溶解してしまう。一方本発明によれば、上記
コレクタ・エミツタ間に高バイアスが印加されて
いる間、最前段トランジスタのベースと最後段ト
ランジスタのベースとの間にバイパス回路が形成
されるようにするので、上記高バイアス状態でベ
ース電流が振り込まれても、ダーリントントラン
ジスタとしての増幅作用はなく、最終段トランジ
スタへ流れ込むコレクタ電流はたかだか最終段ト
ランジスタのみつまり単一トランジスタのhFE倍
となり、小さい値にできる。従つてその分高バイ
アスのコレクタ・エミツタ間電圧に耐え得るよう
になる。即ち負荷シヨート安全動作領域を拡張す
ることができるものである。
Darlington transistor for switching is
When a load is short-circuited, a high bias of several 100 V is applied between the collector and emitter, but when the base current is transferred in this state, the collector current times h FE of the Darlington transistor instantly flows into the final stage transistor, and at that time Silicon melts due to concentrated power. On the other hand, according to the present invention, while a high bias is applied between the collector and emitter, a bypass circuit is formed between the base of the first-stage transistor and the base of the last-stage transistor. Even if a base current is transferred in a biased state, there is no amplification effect as a Darlington transistor, and the collector current flowing into the final stage transistor is at most h FE times that of a single transistor, which can be kept to a small value. Therefore, it can withstand a higher bias collector-emitter voltage. That is, it is possible to expand the load shot safe operation area.
以下図面を参照して本発明の一実施例を説明す
る。第1図は大電力スイツチング用ダーリントン
トランジスタの回路本体で、Q1は最前段トラン
ジスタ、Q2は最後段トランジスタ、IC,IC1,IC2
はコレクタ電流、IEはエミクタ電流IB1,IB2はベ
ース電流である。第1図の回路本体には、一般的
には安定化抵抗、スピードアツプダイオード、フ
アーストリカバリーダイオードが付加して用いら
れるが省略してある。
An embodiment of the present invention will be described below with reference to the drawings. Figure 1 shows the main circuit of a Darlington transistor for high power switching, where Q 1 is the first stage transistor, Q 2 is the last stage transistor, I C , I C1 , I C2
is the collector current, IE is the emitter current I B1 , I B2 is the base current. The circuit body shown in FIG. 1 generally includes a stabilizing resistor, a speed-up diode, and a fast recovery diode, but these are omitted.
第2図は本発明の実施例回路であり、上記第1
図の回路本体に、トランジスタQ31及びQ32より
なるダーリントン構成のバイパス形成用トランジ
スタQ3が設けられ、そのコレクタはトランジス
タQ1のベースに接続され、エミツタはトランジ
スタQ2のベースに接続され、ベースはダイオー
ドD1、抵抗R1を介してダーリントントランジス
タの回路本体のコレクタに接続されている。 FIG. 2 shows an embodiment circuit of the present invention.
The circuit body shown in the figure is provided with a Darlington-configured bypass-forming transistor Q3 consisting of transistors Q31 and Q32 , whose collector is connected to the base of transistor Q1 , and whose emitter is connected to the base of transistor Q2 . The base is connected to the collector of the circuit body of the Darlington transistor via a diode D 1 and a resistor R 1 .
第2図の回路にあつては、負荷Lがシヨートさ
れる等でダーリントントランジスタのコレクタ・
エミツタ間に高バイアス電圧VCCが印加されてい
る状態でベース電流IB1が振り込まれた場合、コ
レクタC・エミツタE間電圧がダイオードD1の
電圧より大きいときには、電流IC3≒(VCC−
VZ)/R1(但しVZはダイオードD1の逆耐圧)が
供給されてトランジスタQ3がオン状態となり、
電流IB1はトランジスタQ3の電流増幅率hFE3に従
い、IC3×hFE3まではトランジスタQ3のコレクタ電
流として流れ、トランジスタQ1へのベース電流
とはならない。従つてトランジスタQ2へのベー
ス電流IB2は、抵抗R1、ダイオード耐圧VZを適切
に設定することにより、
IB2=IE3=IB1+IB1/hFE3 ……(1)
更にhFE3を充分大きなものを選べばIB2≒IB1とな
る。従つてトランジスタQ2へ流れるコレクタ電
流IC2は、トランジスタQ2の電流増幅率hFE2より
IC2=IB1×hFE2 ……(2)
と小さく保持できる。一方従来のバイパス回路な
しの場合には、トランジスタQ1の電流増幅率hFE1
として
IC2′=IB1×hFE1×hFE2 ……(3)
と膨大になる。 In the circuit shown in Figure 2, when the load L is shot, etc., the collector of the Darlington transistor
When a base current I B1 is transferred with a high bias voltage V CC applied between the emitters and the collector C to emitter E voltage is greater than the voltage of the diode D 1 , the current I C3 ≒ (V CC −
V Z )/R 1 (where V Z is the reverse breakdown voltage of diode D 1 ) is supplied, and transistor Q 3 turns on.
The current I B1 flows as a collector current of the transistor Q 3 up to I C3 ×h FE3 according to the current amplification factor h FE3 of the transistor Q 3 and does not become a base current to the transistor Q 1 . Therefore, by appropriately setting the resistor R 1 and diode breakdown voltage V Z , the base current I B2 to the transistor Q 2 can be calculated as follows: I B2 = I E3 = I B1 + I B1 /h FE3 ...(1) Furthermore, h FE3 If we choose a sufficiently large value, I B2 ≒ I B1 . Therefore, the collector current I C2 flowing to the transistor Q 2 can be kept smaller than the current amplification factor h FE2 of the transistor Q 2 as I C2 = I B1 × h FE2 (2). On the other hand, in the case without a conventional bypass circuit, the current amplification factor h FE1 of transistor Q 1
As I C2 ′=I B1 ×h FE1 ×h FE2 ……(3), it becomes huge.
第3図は本発明のバイパス回路付ダーリントン
トランジスタのIC−VC特性である。但し、R1=
1MΩ、VZ=10V、hFE310Kの場合である。図中
破線はバイパス回路のない場合のIC−VC特性であ
る。第3図aは低電圧での特性であり、第3図b
は大電圧での特性である。第3図bの破壊領域で
の特性線は、素子が破壊に至るので推定である。
第3図bの破壊、非破壊のボーダラインは前述の
ようにコレクタ抵抗RCに依存し、NPIN構造では
真性領域の厚みによつて変化する。第4図に上記
ボーダラインの真性領域厚依存性を示す。ここで
は真性領域の比抵抗として110Ω・cm、IBパルス
幅50μ秒である。実使用上トランジスタのその他
の諸特性から曲線B程度が限度である。第3図b
に示したように、従来電流IB=2Aが振り込まれ
ている状態でコレクタC・エミツタE間に600V
印加されると、瞬時に280A程度の電流ICが流れ、
数μ秒以内でシリコンが溶解してC−E間の短終
破壊に至る。一方本発明のバイパス回路を用いれ
ば、電流ICはたかだか75A程度であり、数10μ秒
以内で破壊に至ることはない。本発明のデバイス
では、同一のIB=2Aに対し800V印加が行われ
た状態でも、電流IC=130A程度であり、やはり
数10μ秒通電しても非破壊の領域にある。 FIG. 3 shows the I C -V C characteristics of the Darlington transistor with a bypass circuit according to the present invention. However, R 1 =
This is the case of 1MΩ, V Z = 10V, h FE3 10K. The broken line in the figure is the I C -V C characteristic without a bypass circuit. Figure 3a shows the characteristics at low voltage, Figure 3b
is the characteristic at high voltage. The characteristic line in the destruction region of FIG. 3b is an estimate since the element is destroyed.
The border line between destruction and non-destruction in FIG. 3b depends on the collector resistance R C as described above, and changes depending on the thickness of the intrinsic region in the NPIN structure. FIG. 4 shows the dependence of the borderline on the intrinsic region thickness. Here, the specific resistance in the intrinsic region is 110Ω·cm, and the I B pulse width is 50 μsec. In practical use, curve B is the limit due to other characteristics of the transistor. Figure 3b
As shown in Figure 2, 600V is applied between collector C and emitter E with conventional current I B = 2A being transferred.
When applied, a current of about 280A flows instantaneously,
The silicon melts within several microseconds, resulting in short-term destruction between C and E. On the other hand, if the bypass circuit of the present invention is used, the current I C is about 75 A at most, and destruction will not occur within several tens of microseconds. In the device of the present invention, even when 800 V is applied for the same I B =2 A, the current I C is about 130 A, which is still in the non-destructive range even when the current is applied for several tens of microseconds.
以上のように本発明によるダーリントントラン
ジスタの負荷シヨート安全動作領域は極めて拡張
されることとなる。またこの時、コレクタ抵抗
RCは増加せずに特性改善を達し得るので、トラ
ンジスタのVCE(sat)、ICピーク電流、スイツチン
グ時間等の特性は、スイツチングデバイスとして
考える限り何ら損われることはないものである。 As described above, the load shot safe operation area of the Darlington transistor according to the present invention is greatly expanded. Also at this time, the collector resistance
Since the characteristics can be improved without increasing R C , the transistor's characteristics such as V CE (sat), I C peak current, and switching time will not be impaired in any way as long as it is considered as a switching device.
なお上記抵抗R1、ダイオードD1、トランジス
タQ3の選定は任意であるが、例えばR1は実使用
時にデバイスに印加される電源電圧VCCによつて
IC3=VCC/R1を決定する。これは、オフ時にトラ
ンジスタQ3を通り、あたかもリーク電流の如く
作用するのでR1は極めて大なることが望ましい。
この時電流IC3は小さな値となるので、トランジ
スタQ3の電流増幅率hFE3が小さいと“IC3×hFE3
IB1″となつてしまう。この時“IB1−IC3×hFE3”が
トランジスタQ1のベース電流として分岐してし
まい、トランジスタQ2へのベース電流IB2は、“IB2
=IC3×hFE3+(IB1−IC3×hFE3)×hFE2″となり、第
2項が容易に大きくなるので、結果的にIB2が増
加して好ましくない。従つてトランジスタQ3の
hFE3は大なることが必要であり、ダーリントント
ランジスタもしくは電流増幅率の高いシングルト
ランジスタ等が望ましい。ダイオードD1の逆耐
圧VZは、本発明のバイパス回路がオンするコレ
クタ・エミツタ間電圧を決定するものであり、本
体のダーリントントランジスタのVCE(sat)電圧
が充分小さければ、スイツチングトランジスタ用
途としては不要なものであり、必ずしも付加され
る必要性はない。また以上では、トランジスタ2
個をダーリントン接続した2段ダーリントントラ
ンジスタの場合を例にとつたが、3段ダーリント
ン、更にはそれ以上の多段ダーリントンにおいて
も本発明は同様に適用することができる。いずれ
の場合にも、バイパスは最前段のベースと最後段
のベースとの間に形成されるのが好ましいが、本
発明はそれを規定するものではない。またトラン
ジスタQ1,Q2,Q3をNPNトランジスタで記した
が、特にこれのみに限定するものではない。また
バイパスを最前段ベースから直接ダーリントント
ランジスタのエミツタに落すこともできるが、こ
の場合スイツチング動作のオフ状態からオン状態
へ移行しようとする時に“IB1IC3×hFE3”の場
合、ベース入力電流はすべてバイパス回路を流れ
てしまい、ダーリントントランジスタは決してオ
ンしない。しかし適切なR1,Q3を実使用時のコ
レクタ・エミツタ間電圧、ベース入力電流に対し
て設定し、“IB1>IC3×hFE3”とすればスイツチン
グ動作を可能にできる。 Note that the above resistor R 1 , diode D 1 , and transistor Q 3 can be selected arbitrarily, but for example, R 1 may be selected depending on the power supply voltage V CC applied to the device during actual use.
Determine I C3 = V CC /R 1 . This passes through the transistor Q3 when it is off and acts like a leakage current, so it is desirable that R1 be extremely large.
At this time, the current I C3 becomes a small value, so if the current amplification factor h FE3 of the transistor Q 3 is small, “I C3 × h FE3
At this time, “I B1 −I C3 ×h FE3 ” branches off as the base current of transistor Q 1 , and the base current I B2 to transistor Q 2 becomes “I B2
= I C3 × h FE3 + (I B1 − I C3 × h FE3 ) × h FE2 ″, and since the second term easily becomes large, I B2 increases as a result, which is undesirable. Therefore, transistor Q 3 of
h FE3 needs to be large, and a Darlington transistor or a single transistor with a high current amplification factor is preferable. The reverse withstand voltage VZ of the diode D1 determines the collector-emitter voltage at which the bypass circuit of the present invention turns on, and if the V CE (sat) voltage of the Darlington transistor in the main body is small enough, it can be used as a switching transistor. It is unnecessary and does not necessarily need to be added. Moreover, in the above, transistor 2
Although the case of a two-stage Darlington transistor in which two Darlington transistors are connected is taken as an example, the present invention can be similarly applied to a three-stage Darlington or even a multi-stage Darlington. In any case, it is preferable that the bypass be formed between the first base and the last base, but the present invention does not specify this. Furthermore, although the transistors Q 1 , Q 2 , and Q 3 are NPN transistors, they are not limited to these. It is also possible to connect the bypass directly from the base of the first stage to the emitter of the Darlington transistor, but in this case, when the switching operation is about to transition from the OFF state to the ON state, if "I B1 I C3 × h FE3 ", the base input current all flows through the bypass circuit, and the Darlington transistor never turns on. However, if R 1 and Q 3 are set appropriately for the collector-emitter voltage and base input current during actual use, and "I B1 > I C3 ×h FE3 ", switching operation can be made possible.
以上説明したように本発明によれば、従来のダ
ーリントントランジスタに、安価なトランジス
タ、抵抗、ダイオード等を付加することによつ
て、チツプサイズを増大させることなく破壊耐量
を向上させることができるものである。
As explained above, according to the present invention, by adding inexpensive transistors, resistors, diodes, etc. to the conventional Darlington transistor, it is possible to improve the breakdown strength without increasing the chip size. .
第1図はダーリントントランジスタ回路図、第
2図は本発明の一実施例の回路図、第3図、第4
図は同回路の特性図である。
Q1……前段トランジスタ、Q2……後段トラン
ジスタ、Q3……バイパス形成用トランジスタ、
D1……ダイオード、R1……抵抗。
Figure 1 is a Darlington transistor circuit diagram, Figure 2 is a circuit diagram of an embodiment of the present invention, Figures 3 and 4.
The figure is a characteristic diagram of the same circuit. Q 1 ... Front stage transistor, Q 2 ... Later stage transistor, Q 3 ... Bypass formation transistor,
D1 ...Diode, R1 ...Resistor.
Claims (1)
スタをダーリントン接続してなるダーリントント
ランジスタを設け、該トランジスタのコレクタ、
エミツタ間の電位が一定値を越えかつ前記ダーリ
ントントランジスタの前段トランジスタベース電
流が与えられる場合に、前記前段トランジスタへ
のベース入力電流を直接後段トランジスタのベー
ス入力電流とするバイパスを有し、前記前段トラ
ンジスタのベースには、該ベースに独立したベー
ス入力を与える端子を有することを特徴とするダ
ーリントントランジスタ回路。 2 前記バイパスは、前記ダーリントントランジ
スタの前段トランジスタのベース、後段トランジ
スタのベース、コレクタそれぞれにバイパス形成
用トランジスタのコレクタ、エミツタ、ベースを
接続したものであることを特徴とする特許請求の
範囲第1項に記載のダーリントントランジスタ回
路。 3 前記バイパス形成用トランジスタは、電流増
幅率の高いダーリントントランジスタであること
を特徴とする特許請求の範囲第2項に記載のダー
リントランジスタ回路。 4 前記バイパス形成用トランジスタのベースと
前記ダーリントントランジスタのコレクタとの間
にダイオードを具備したことを特徴とする特許請
求の範囲第2項に記載のダーリントントランジス
タ回路。 5 前記バイパス形成用トランジスタのベースと
前記ダーリントントランジスタのコレクタとの間
に抵抗体を具備したことを特徴とする特許請求の
範囲第2項に記載のダーリントントランジスタ回
路。[Claims] 1. A Darlington transistor formed by connecting at least two transistors in Darlington is provided in series with a load, and the collector of the transistor,
If the potential between the emitters exceeds a certain value and the front stage transistor base current of the Darlington transistor is applied, the base input current to the front stage transistor is directly input to the base input current of the rear stage transistor, and A Darlington transistor circuit characterized in that the base thereof has a terminal for providing an independent base input to the base. 2. Claim 1, wherein the bypass is such that the collector, emitter, and base of a bypass-forming transistor are connected to the base and collector of the transistor in the preceding stage and the transistor in the succeeding stage of the Darlington transistor, respectively. Darlington transistor circuit as described in . 3. The Darling transistor circuit according to claim 2, wherein the bypass forming transistor is a Darlington transistor with a high current amplification factor. 4. The Darlington transistor circuit according to claim 2, further comprising a diode between the base of the bypass forming transistor and the collector of the Darlington transistor. 5. The Darlington transistor circuit according to claim 2, further comprising a resistor between the base of the bypass forming transistor and the collector of the Darlington transistor.
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|---|---|---|---|
| JP58235383A JPS60126919A (en) | 1983-12-14 | 1983-12-14 | Darlington transistor circuit |
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