JPH0339410B2 - - Google Patents
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- Publication number
- JPH0339410B2 JPH0339410B2 JP58163149A JP16314983A JPH0339410B2 JP H0339410 B2 JPH0339410 B2 JP H0339410B2 JP 58163149 A JP58163149 A JP 58163149A JP 16314983 A JP16314983 A JP 16314983A JP H0339410 B2 JPH0339410 B2 JP H0339410B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- input
- flip
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
この発明は、マルチ出力NOR回路からなるフ
リツプフロツプ回路に関し、特にノンシユレツシ
ヨールドロジツク回路により構成されたマルチ出
力NOR回路を用いたフリツプフロツプ回路に関
する。
リツプフロツプ回路に関し、特にノンシユレツシ
ヨールドロジツク回路により構成されたマルチ出
力NOR回路を用いたフリツプフロツプ回路に関
する。
マスタスライス法により形成される論理LSI
（以下マスタスライスLSIと称する）を構成する
基本回路として、例えば第１図に示すようなノン
シユレツシヨールドロジツク回路（以下NTL回
路と称する）がある。
（以下マスタスライスLSIと称する）を構成する
基本回路として、例えば第１図に示すようなノン
シユレツシヨールドロジツク回路（以下NTL回
路と称する）がある。
ところが、従来のNTL回路は図示のごとく一
出力（NOR）であつたため、例えば、クロツク
同期形のセツト、リセツト端子付フリツプフロツ
プ回路を構成する場合、マスタスライスLSIで
は、第３図に示すように、６個のNOR回路G1〜
G6を使つて、３段構成の回路にしてやる必要が
あつた。
出力（NOR）であつたため、例えば、クロツク
同期形のセツト、リセツト端子付フリツプフロツ
プ回路を構成する場合、マスタスライスLSIで
は、第３図に示すように、６個のNOR回路G1〜
G6を使つて、３段構成の回路にしてやる必要が
あつた。
そのため、従来の一出力のNOR回路（第１図）
を用いたフリツプフロツプ回路は、素子数および
段数が多くなるので、実装密度が低く、また動作
速度も遅くなるという問題点があつた。
を用いたフリツプフロツプ回路は、素子数および
段数が多くなるので、実装密度が低く、また動作
速度も遅くなるという問題点があつた。
そこでこの発明は、NTL回路の出力段に複数
個のエミツタフオロワを設けることにより２以上
のNOR出力を取り出せるようにされたマルチ出
力NOR回路を用いてフリツプフロツプ回路を構
成することによつて、回路を構成する素子数およ
び段数を減らすことができ、これによつてフリツ
プフロツプ回路の実装面積を小さくし、かつ動作
速度を向上させることを目的とする。
個のエミツタフオロワを設けることにより２以上
のNOR出力を取り出せるようにされたマルチ出
力NOR回路を用いてフリツプフロツプ回路を構
成することによつて、回路を構成する素子数およ
び段数を減らすことができ、これによつてフリツ
プフロツプ回路の実装面積を小さくし、かつ動作
速度を向上させることを目的とする。
以下図面を用いてこの発明を説明する。
先ず、本発明のフリツプフロツプ回路を構成す
るNOR回路の一例について簡単に説明しておく。
るNOR回路の一例について簡単に説明しておく。
第２図はNTL回路からなる３入力２出力の
NOR回路を示す。並列に設けられた３個の入力
トランジスタTr1，Tr2，Tr3のコレクタおよびエ
ミツタは、それぞれ互いに接続されており、入力
トランジスタTr1〜Tr3のコレクタと回路の接地
点（GND）との間には抵抗R1が接続されてい
る。また、入力トランジスタTr1〜Tr3のエミツ
タと電源電圧VEEとの間には抵抗R2が接続されて
いる。上記入力トランジスタTr1〜Tr3と抵抗R1，
R2とによつて入力段が構成される。
NOR回路を示す。並列に設けられた３個の入力
トランジスタTr1，Tr2，Tr3のコレクタおよびエ
ミツタは、それぞれ互いに接続されており、入力
トランジスタTr1〜Tr3のコレクタと回路の接地
点（GND）との間には抵抗R1が接続されてい
る。また、入力トランジスタTr1〜Tr3のエミツ
タと電源電圧VEEとの間には抵抗R2が接続されて
いる。上記入力トランジスタTr1〜Tr3と抵抗R1，
R2とによつて入力段が構成される。
NTL回路の出力段は、特に制限されないが、
２個のエミツタフオロワEF１，EF２からなり、
上記入力トランジスタTr1〜Tr3のコレクタと抵
抗R1との接続ノードｎの電位が、上記エミツタ
フオロワEF１，EF２を構成する出力トランジス
タTr4とTr5のベースに供給されるようにされて
いる。
２個のエミツタフオロワEF１，EF２からなり、
上記入力トランジスタTr1〜Tr3のコレクタと抵
抗R1との接続ノードｎの電位が、上記エミツタ
フオロワEF１，EF２を構成する出力トランジス
タTr4とTr5のベースに供給されるようにされて
いる。
上記NTL回路は、入力信号Vio1〜Vio3のうち、
少なくとも一つがハイレベルにされると、対応す
る入力トランジスタがオンされて、抵抗R1に電
流が流される。すると、ノードｎの電位が下がつ
て、出力トランジスタTr4とTr5がオフ状態にさ
れ、その出力レベルがともにロウレベルにされ
る。
少なくとも一つがハイレベルにされると、対応す
る入力トランジスタがオンされて、抵抗R1に電
流が流される。すると、ノードｎの電位が下がつ
て、出力トランジスタTr4とTr5がオフ状態にさ
れ、その出力レベルがともにロウレベルにされ
る。
また、入力信号Vio1〜Vio3がすべてロウレベル
にされると、入力トランジスタTr1〜Tr3がすべ
てオフされて、ノードｎの電位が上がつて、出力
トランジスタTr4，Tr5がオン状態にされ、その
出力レベルがともにハイレベルにされる。
にされると、入力トランジスタTr1〜Tr3がすべ
てオフされて、ノードｎの電位が上がつて、出力
トランジスタTr4，Tr5がオン状態にされ、その
出力レベルがともにハイレベルにされる。
このようにして、第２図のNTL回路は３入力
２出力のNOR回路として動作される。
２出力のNOR回路として動作される。
次に、第４図は上記NOR回路（第２図）を用
いたフリツプフロツプ回路の一例として、マスタ
スライスLSIにおけるクロツク同期形のセツト、
リセツト端子付フリツプフロツプ回路を示す。
いたフリツプフロツプ回路の一例として、マスタ
スライスLSIにおけるクロツク同期形のセツト、
リセツト端子付フリツプフロツプ回路を示す。
このフリツプフロツプ回路は、初段の３個の３
入力２出力NOR回路G11，G12，G13と、次段の１
個の２入力２出力NOR回路G21の計４個のNOR
回路からなる。初段の第１のNOR回路G11の３つ
の入力端子には、データ信号Ｄとクロツク信号
CKとセツト信号Ｓが供給されるようにされてい
る。初段の第２のNOR回路G12の入力端子には、
データ信号Ｄとセツト信号Ｓと出力Ｑの帰還信号
が供給されるようにされている。また、初段の第
３のNOR回路G13の入力端子には、クロツク信号
CKとセツト信号Ｓと出力Ｑの帰還信号が供給さ
れるようにされている。
入力２出力NOR回路G11，G12，G13と、次段の１
個の２入力２出力NOR回路G21の計４個のNOR
回路からなる。初段の第１のNOR回路G11の３つ
の入力端子には、データ信号Ｄとクロツク信号
CKとセツト信号Ｓが供給されるようにされてい
る。初段の第２のNOR回路G12の入力端子には、
データ信号Ｄとセツト信号Ｓと出力Ｑの帰還信号
が供給されるようにされている。また、初段の第
３のNOR回路G13の入力端子には、クロツク信号
CKとセツト信号Ｓと出力Ｑの帰還信号が供給さ
れるようにされている。
そして、これらの初段の３個の２出力NOR回
路G11〜G13の一方の出力端子に接続された配線
が一本に結束されることにより、NOR回路G11〜
G13の出力がワイヤードORされてフリツプフロ
ツプ回路の出力とされている。
路G11〜G13の一方の出力端子に接続された配線
が一本に結束されることにより、NOR回路G11〜
G13の出力がワイヤードORされてフリツプフロ
ツプ回路の出力とされている。
また、NOR回路G11〜G13の他方の出力端子に
接続された配線も同様に一本に結束されることに
より、ワイヤードORされて次段のNOR回路G21
の入力端子に供給されている。この後段のNOR
回路G21の他方の入力端子にはセリツト信号Ｒが
供給されるようにされている。
接続された配線も同様に一本に結束されることに
より、ワイヤードORされて次段のNOR回路G21
の入力端子に供給されている。この後段のNOR
回路G21の他方の入力端子にはセリツト信号Ｒが
供給されるようにされている。
上記２出力NOR回路G21の一方の出力端子から
はフリツプフロツプ回路の出力Ｑが取り出され、
また他方の出力端子からは前述した初段のNOR
回路G12，G13への帰還信号が取り出されている。
はフリツプフロツプ回路の出力Ｑが取り出され、
また他方の出力端子からは前述した初段のNOR
回路G12，G13への帰還信号が取り出されている。
なお、上記NOR回路G11〜G13の出力段は、出
力インピーダンスの低い２個のエミツタフオロワ
によつて構成されているため、前述のごとく、各
NOR回路G11〜G13の出力を結束してワイヤード
ORをとることが可能とされる。
力インピーダンスの低い２個のエミツタフオロワ
によつて構成されているため、前述のごとく、各
NOR回路G11〜G13の出力を結束してワイヤード
ORをとることが可能とされる。
上記実施例のフリツプフロツプ回路は、データ
信号Ｄの状態に応じて出力信号Ｑ，が、クロツ
クCK，のネガテイブエツジに同期してそれぞ
れハイレベル“１”またはロウレベル“０”に変
化される。
信号Ｄの状態に応じて出力信号Ｑ，が、クロツ
クCK，のネガテイブエツジに同期してそれぞ
れハイレベル“１”またはロウレベル“０”に変
化される。
また、リセツト信号Ｒがハイレベルにされる
と、データ信号のいかんにかかわらず、NOR回
路G21の出力がロウレベルにされて、フリツプフ
ロツプの出力Ｑは“０”にされる。すると、この
NOR回路G21の出力“０”によつてNOR回路G12
とG13の出力がハイレベルにされるため、フリツ
プフロツプの出力は“１”にされる（ただしこ
のときセツト信号Ｓは“０”とする）。
と、データ信号のいかんにかかわらず、NOR回
路G21の出力がロウレベルにされて、フリツプフ
ロツプの出力Ｑは“０”にされる。すると、この
NOR回路G21の出力“０”によつてNOR回路G12
とG13の出力がハイレベルにされるため、フリツ
プフロツプの出力は“１”にされる（ただしこ
のときセツト信号Ｓは“０”とする）。
一方、セツト信号Ｓがハイレベルにされると
（ただし、リセツト信号Ｒは“０”）、初段のNOR
回路G11〜G13の出力はすべてロウレベルされる。
そのため、フリツプフロツプの出力は“０”に
され、また、NOR回路G21の出力がハイレベルに
されてフリツプフロツプの出力Ｑは“１”にされ
る。
（ただし、リセツト信号Ｒは“０”）、初段のNOR
回路G11〜G13の出力はすべてロウレベルされる。
そのため、フリツプフロツプの出力は“０”に
され、また、NOR回路G21の出力がハイレベルに
されてフリツプフロツプの出力Ｑは“１”にされ
る。
上記実施例のフリツプフロツプ回路において
は、出力Ｑを取り出すNOR回路G21の出力端子と
は別個の出力端子からの信号がNOR回路G12，
G13に帰還されているため、フリツプフロツプの
出力端子Ｑに比較的長い配線が接続されて、浮遊
容量によるNOR回路G21の負荷が大きくなつて
も、NOR回路G12，G13に帰還される信号が影響
を受けて変化が遅れてしまうことはない。そのた
め、フリツプフロツプ回路の出力が、出力Ｑの
側の負荷の影響を受けるようなことはない。
は、出力Ｑを取り出すNOR回路G21の出力端子と
は別個の出力端子からの信号がNOR回路G12，
G13に帰還されているため、フリツプフロツプの
出力端子Ｑに比較的長い配線が接続されて、浮遊
容量によるNOR回路G21の負荷が大きくなつて
も、NOR回路G12，G13に帰還される信号が影響
を受けて変化が遅れてしまうことはない。そのた
め、フリツプフロツプ回路の出力が、出力Ｑの
側の負荷の影響を受けるようなことはない。
また、NOR回路G21の入力信号を形成する信号
を取り出す初段のNOR回路G11〜G13の出力端子
とは別個の出力端子から取り出された信号のワイ
ヤードORによつて、フリツプフロツプの出力
が形成されるようにされているため、出力端子
に接続される配線の負荷が比較的大きくても、出
力Ｑの信号の変化が遅れることはない。
を取り出す初段のNOR回路G11〜G13の出力端子
とは別個の出力端子から取り出された信号のワイ
ヤードORによつて、フリツプフロツプの出力
が形成されるようにされているため、出力端子
に接続される配線の負荷が比較的大きくても、出
力Ｑの信号の変化が遅れることはない。
従つて、上記実施例のフリツプフロツプ回路
は、出力側の配線の長さが比較的長くされること
が多いマスタスライスLSI上に形成されるフリツ
プフロツプ回路に最も適している。
は、出力側の配線の長さが比較的長くされること
が多いマスタスライスLSI上に形成されるフリツ
プフロツプ回路に最も適している。
なお、上記のような出力側の配線の長さの大小
による負荷の影響を他方の出力信号に与えないた
めに、第３図の回路ではNOR回路G5とG6が設け
られている。
による負荷の影響を他方の出力信号に与えないた
めに、第３図の回路ではNOR回路G5とG6が設け
られている。
第３図と第４図を比較すれば分かるように、同
一機能を有するフリツプフロツプ回路を構成する
場合、１出力のNOR回路からなる第３図のフリ
ツプフロツプでは６個のNOR回路を使つて、３
段構成にする必要がある。これに対し、２出力
NOR回路からなる本発明のフリツプフロツプ回
路では、４個のNOR回路を使つて２段構成にし
てやればよい。
一機能を有するフリツプフロツプ回路を構成する
場合、１出力のNOR回路からなる第３図のフリ
ツプフロツプでは６個のNOR回路を使つて、３
段構成にする必要がある。これに対し、２出力
NOR回路からなる本発明のフリツプフロツプ回
路では、４個のNOR回路を使つて２段構成にし
てやればよい。
そのため、本発明のフリツプフロツプ回路は、
回路を構成する素子の数が少なくて済み、実装密
度が向上されるとともに、段数が少ないため各
NOR回路における遅れ時間は同じでも回路全体
の遅れ時間は短くなり、動作速度が速くされる。
しかも、高速動作可能なNTL回路によつて各マ
ルチ出力NOR回路が構成されているので、LSI
全体の高速化が可能となる。
回路を構成する素子の数が少なくて済み、実装密
度が向上されるとともに、段数が少ないため各
NOR回路における遅れ時間は同じでも回路全体
の遅れ時間は短くなり、動作速度が速くされる。
しかも、高速動作可能なNTL回路によつて各マ
ルチ出力NOR回路が構成されているので、LSI
全体の高速化が可能となる。
なお、上記実施例では、一例としてクロツク同
期形のセツト、リセツト端子付フリツプフロツプ
回路について説明したが、本発明はこれに限定さ
れるものではなく、他の形式のフリツプフロツプ
回路にも適用することができる。例えば、２入力
２出力のNOR回路を使つて、第５図に示すよう
な簡単なクロツク同期形フリツプフロツプ回路を
構成することもできる。この回路でも、一方の出
力側の負荷が他方の出力に影響を与えないように
考慮されており、１出力のNOR回路で構成され
たものよりも素子数および段数が減少される。
期形のセツト、リセツト端子付フリツプフロツプ
回路について説明したが、本発明はこれに限定さ
れるものではなく、他の形式のフリツプフロツプ
回路にも適用することができる。例えば、２入力
２出力のNOR回路を使つて、第５図に示すよう
な簡単なクロツク同期形フリツプフロツプ回路を
構成することもできる。この回路でも、一方の出
力側の負荷が他方の出力に影響を与えないように
考慮されており、１出力のNOR回路で構成され
たものよりも素子数および段数が減少される。
第１図はNTL回路からなる従来の１出力NOR
回路を示す回路図、第２図は今回提案された
NTL回路からなるマルチ出力NOR回路の一例を
示す回路図、第３図は１出力NOR回路を使つた
フリツプフロツプ回路の一例を示す回路構成図、
第４図はマルチ出力NOR回路を使つた本発明に
係るフリツプフロツプ回路の一実施例を示す回路
構成図、第５図は本発明の他の実施例を示す回路
構成図である。 Tr1，Tr2，Tr3…入力トランジスタ、Tr4，Tr5
…出力トランジスタ、EF１，EF２…エミツタフ
オロワ、G11，G12，G13，G21…マルチ出力NOR
回路。
回路を示す回路図、第２図は今回提案された
NTL回路からなるマルチ出力NOR回路の一例を
示す回路図、第３図は１出力NOR回路を使つた
フリツプフロツプ回路の一例を示す回路構成図、
第４図はマルチ出力NOR回路を使つた本発明に
係るフリツプフロツプ回路の一実施例を示す回路
構成図、第５図は本発明の他の実施例を示す回路
構成図である。 Tr1，Tr2，Tr3…入力トランジスタ、Tr4，Tr5
…出力トランジスタ、EF１，EF２…エミツタフ
オロワ、G11，G12，G13，G21…マルチ出力NOR
回路。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも１つの入力トランジスタを含みか
かる入力トランジスタのコレクタに出力を形成す
る入力段とベースが上記入力段の出力に接続され
かつエミツタが第１接続点に接続された出力トラ
ンジスタを含むエミツタフオロワとベースが上記
入力段の出力に接続されエミツタが第２接続点に
接続された出力トランジスタを含むエミツタフオ
ロワとを備えた論理回路と、 それぞれベースが第１入力点に接続された第１
入力トランジスタとベースが第２入力点に接続さ
れかつコレクタ・エミツタが上記第１入力トラン
ジスタのコレクタ・エミツタと互いに並列接続さ
れた第２入力トランジスタとを含む入力段とベー
スが上記第１、第２入力トランジスタのコレクタ
に接続されエミツタが第１出力点に接続された出
力トランジスタを含むエミツタフオロワとベース
が上記第１、第２入力トランジスタのコレクタに
接続されエミツタが第２出力点に接続された出力
トランジスタを含むエミツタフオロワとを少なく
とも備えた第１、第２、第3NOR回路と、 を備えてなり、 上記第1NOR回路と第2NOR回路の第１入力点
が共通接続されてデータ信号入力用の入力端子と
され、 上記第1NOR回路の第２入力点がクロツク信号
入力用の入力端子とされ、 上記第2NOR回路の第２入力点と上記第3NOR
回路の第１入力点が上記第１接続点に共通接続さ
れ、 上記第3NOR回路の第２入力点が上記クロツク
信号に対し逆相にされたクロツク信号入力用の入
力端子とされ、 上記第１ないし第3NOR回路の第１出力点が共
通接続されてフリツプフロツプ回路の第１出力端
子とされ、 上記第１ないし第3NOR回路の第２出力点が上
記論理回路の入力に共通接続され、 上記第２接続点がフリツプフロツプ回路の第２
出力端子とされてなることを特徴とするフリツプ
フロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163149A JPS6055719A (ja) | 1983-09-07 | 1983-09-07 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163149A JPS6055719A (ja) | 1983-09-07 | 1983-09-07 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055719A JPS6055719A (ja) | 1985-04-01 |
| JPH0339410B2 true JPH0339410B2 (ja) | 1991-06-13 |
Family
ID=15768148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163149A Granted JPS6055719A (ja) | 1983-09-07 | 1983-09-07 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055719A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915529B2 (ja) * | 1977-01-26 | 1984-04-10 | 株式会社東芝 | 論理回路 |
| JPS5542411U (ja) * | 1978-09-08 | 1980-03-19 |
-
1983
- 1983-09-07 JP JP58163149A patent/JPS6055719A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6055719A (ja) | 1985-04-01 |
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