JPH0340412B2 - - Google Patents
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- JPH0340412B2 JPH0340412B2 JP60006836A JP683685A JPH0340412B2 JP H0340412 B2 JPH0340412 B2 JP H0340412B2 JP 60006836 A JP60006836 A JP 60006836A JP 683685 A JP683685 A JP 683685A JP H0340412 B2 JPH0340412 B2 JP H0340412B2
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- buffer memory
- mbs
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- Memory System Of A Hierarchy Structure (AREA)
Description
〔産業上の利用分野〕
本発明は、主記憶装置の一部のコピーを有する
第２のバツフアメモリ（MBS）と、該第２のバ
ツフアメモリ（MBS）の一部のコピー、又は該
第２のバツフアメモリ（MBS）にない主記憶装
置の一部のコピーを有する第１のバツフアメモリ
（LBS）とを備えた２階層のバツフアメモリシス
テムを有する計算機システムにおける、上記第２
のバツフアメモリ（MBS）のリプレイスメント
方式に関する。 最近の大型の計算機システムにおいては、中央
処理装置（CPU）と主記憶装置（MSU）との間
に、容量は小さいが高速のバツフアメモリ（BS）
を設けて、主記憶装置（MSU）に対する平均的
なアクセスタイムを短縮させる方式を採つている
のが一般的である。 然して、最近のハードウエアテクノロジの著し
い進歩に伴つて、中央処理装置（CPU）の演算
部は益々高速化される動向にあるが、主記憶装置
（MSU）の方は大容量化の方向に進んでいる為、
余り高速化されないのが現状である。 そこで、上記バツフアメモリ（BS）も、該演
算部の速度に合わせて高速化されると共に大容量
化も図られているが、主記憶装置（MSU）の大
容量化に比較すると、その差は短縮されない状況
にある。 上記の問題を解決する手段として、中速、大容
量のバツフアメモリ（BS）を、第２のバツフア
メモリ（MBS）として、上記高速、小容量のバ
ツフアメモリ（BS）｛これを、第１のバツフアメ
モリ（LBS）と云う｝と主記憶装置（MSU）と
の間に介在させる、所謂２階層構成のバツフアメ
モリ方式が知られている。以下、それぞれを第２
のBS、第１のBSと呼ぶことにする。 このようなバツフアメモリシステムにおいて、
問題となるのが、上記第２のBSにおけるリプレ
イスである。 特に、第２のBSのブロツクサイズ＞第１のBS
のブロツクサイズであつて、且つその差が整数倍
の時、第１のBSと、第２のBSのリプレイスブロ
ツクの決定を互いに独立に行うと、主記憶装置
（MSU）から、第２のBSにムーブインしたデー
タを使い切らない（具体的には、第１のBSに転
送されない）内に、第２のBSにおいてリプレイ
スされてしまう等の問題がある。 そこで、第１のBSのリプレイス動作と、第２
のBSのリプレイス動作との間に、ある相関関係
を持たせるようにすることにより、効果的なリプ
レイス方式が期待できる。 〔従来の技術〕 先ず、第３図によつて、一般の２階層のバツフ
アメモリ（BS）を含む計算機システムの概念を
説明する。 本図において、１は演算装置、２は第１のBS
（LBS）、３は第２のBS（MBS）、４は主記憶装置
（MSU）である。 このような計算機システムにおいて、第１の
BS（LBS）１と、第２のBS（MBS）２の両方に、
演算装置１が必要とするデータが存在しない時に
は、主記憶装置（MSU）４より第１のBS（LBS）
１と、第２のBS（MBS）２の両方に、対応する
ブロツク分だけデータをブロツク転送し、演算装
置１には第１のBS（LBS）２より必要なデータを
転送するように動作する。 若し、第１のBS（LBS）２のデータが存在しな
いで、第２のBS（MBS）３にデータが存在する
時は、該第２のBS（MBS）３から当該データブ
ロツクが第１のBS（LBS）２にブロツク転送さ
れ、更に第１のBS（LBS）２より演算装置１に必
要なデータが転送される。 第４図に、２階層のバツフアメモリと、主記憶
装置（MSU）からなる３階層のメモリシステム
の１構成例を示す。 本構成例においては、第１のBS（LBS）２のブ
ロツクサイズは32バイト、第２のBS（MBS）３
のブロツクサイズは、第１のBS（LBS）２のブロ
ツクサイズの４倍からなる128バイトブロツクで
あり、第１のBS（LBS）２、第２のBS（MBS）
共に、連想度（ウエイ数）はウエイ０〜ウエイ３
の４レベルで構成されている。 若し、第１のBS（LBS）２、第２のBS（MBS）
３共に、必要とするデータが存在しない時、最初
に第１のBS（LBS）２が要求している32バイトの
データが、主記憶装置（MSU）４よりブロツク
転送され、第１のBS（LBS）２、第２のBS
（MBS）３の両方に登録される。この時、登録さ
れるウエイは、第１のBS（LBS）２、第２のBS
（MBS）３共に同じウエイであることもあるし、
別々のウエイになることもある。 続いて、第２のBS（MBS）３の128バイトブロ
ツクの内、残りの96バイトが、32バイト×３回に
分割されて、主記憶装置（MSU）４からブロツ
ク転送され、第２のBS（MBS）３に登録される。 又、第１のBS（LBS）２にデータがなく、第２
のBS（MBS）３にデータが存在する場合には、
該第１のBS（LBS）２が要求している32バイトの
データが、第２のBS（MBS）３より読み出され、
第１のBS（LBS）２に転送される。 このような、従来の２階層のバツフアメモリシ
ステムにおいて、上記データ転送（ムーブイン）
が行われる時、最も古いデータブロツクを追い出
す所謂LRU方式を、第１のBS（LBS）２、第２
のBS（LBS）３において、それぞれ独自に行つて
いた。 〔発明が解決しようとする問題点〕 従つて、従来方式においては、例えば第１の
BS（LBS）２よりリプレイスされたブロツクを、
第２のBS（MBS）３のブロツクが含んでいる場
合でも、該ブロツクが第２のBS（MBS）３より
リプレイスされなかつたり、逆に主記憶装置
（MSU）４から第２のBS（MBS）３にムーブイ
ンされたデータブロツクを、第１のBS（LBS）２
が使い切らない内に、当該第２のBS（MBS）３
においてリプレイスされてしまうことがあり、第
２のBS（MBS）３の使用効率が悪くなる場合が
多かつた。 本発明は上記従来の欠点に鑑み、プログラム実
行時のアドレス分布の局所性に着目し、記憶装置
に対するアクセスは、ある連続したエリアに対し
て、時間的にも、ある程度連続して発生すると云
う特徴を考慮し、第１のBS（LBS）２におけるリ
プレイス動作と、第２のBS（MBS）３における
リプレイス動作にある相関をもたせるようにし
て、第２のBS（MBS）３での使用効率を向上さ
せるリプレイス方式を提供することを目的とする
ものである。 〔問題点を解決するための手段〕 この目的は、 第２のバツフアメモリ（MBS）に、該バツ
フアメモリのブロツクを第１のバツフアメモリ
（LBS）のブロツクサイズに分割した各サブブ
ロツクの内容が、第１のバツフアメモリ
（LBS）に転送されたことを示すｎビツトのコ
ピービツトを、第２のバツフアメモリ（MBS）
の各ブロツク毎に設け、第２のバツフアメモリ
（MBS）にリプレイスの必要が生じた時、該リ
プレイスの候補となるｍ個（ｍは、第２のバツ
フアメモリの連想レベル数）のブロツクの内
で、上記コピービツトを参照して、該ブロツク
の総てのサブブロツクの内容が、上記第１のバ
ツフアメモリ（LBS）に転送されたことを示
すものがあれば、優先的にそのブロツクをリプ
レイスの対象とするように制御する。 第１のバツフアメモリ（LBS）から、ある
ブロツクをリプレイスする時には、該リプレイ
スの対象ブロツクのアドレス情報を第２のバツ
フアメモリ（MBS）に送信する手段を設け、
上記第２のバツフアメモリ（MBS）にもデー
タがなくて、該第２のバツフアメモリ（MBS）
でのリプレイス対象となるブロツクの内、何れ
か１つのブロツクが、上記送信されたアドレス
を含んでいるかどうかを検出する比較器を、該
第２のバツフアメモリ（MBS）制御回路に設
け、該第２のバツフアメモリ（MBS）のリプ
レイスブロツクを決定する際に、上記第１のバ
ツフアメモリ（LBS）から送信されてきたア
ドレスを含むブロツクが、上記比較器で検出さ
れた時には、該ブロツクをリプレイスし、該送
信されてきたアドレスを含むブロツクが検出さ
れなかつた時には、LRU方式によつてリプレ
イスすべきブロツクを決定する。 本発明のバツフアメモリにおけるリプレイス方
式によつて達成される。 〔作用〕 即ち、本発明によれば、第１のBS（LBS）の記
憶容量＜第２のBS（MBS）の記憶容量で、第２
のBS（MBS）のブロツクサイズが、第１のBS
（LBS）のブロツクサイズの整数倍となつてい
る、２階層のバツフアメモリシステムを備えた計
算機システムにおいて、 (1) 第２のBS（MBS）から第１のBS（LBS）に
コピーされたサブブロツクを記憶するコピーメ
モリを設け、第２のBS（MBS）においてリプ
レイスが必要になつた時、第１のBS（LBS）に
総てのサブブロツクがコピーされたブロツクを
優先的にリプレイスする。 (2) 第１のBS（LBS）におけるリプレイスアドレ
ス（サブブロツクアドレス）を記憶しておき、
第２のBS（MBS）でリプレイスが必要になつ
た時、上記サブブロツクを含むブロツクがある
と、当該ブロツクを優先的にリプレイスする。 (3) (1)、(2)の条件が成立しない時には、公知の
LRU方式によつて選択されたブロツクをリプ
レイスする。 ようにしたものであるので、第２のBS（MBS）
における使用効率を向上させ、計算機システム全
体のパーフオマンスを向上させる効果がある。 〔実施例〕 以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
図であり、第２図は本発明の他の実施例をブロツ
ク図で示した図である。尚、全図を通して同じ符
号は同じ対象物を示すものとする。 第１図において、ａは、例えば、第２のBS
（MBS）３のタグ部内に設けられているコピービ
ツトの構成例を示したものでありｂは該第２の
BS（MBS）３の構成例を示したものである。 先ず、本図のａによつて、本発明の主眼となる
コピービツトに対する動作を説明する。 本図ａにおいて、320が第２のBS（MBS）３内
のタグ部３２の各エントリー内に設けられている
コピービツトで、当該第２のBS（MBS）３のブ
ロツク内のサブブロツクの数、つまり４ビツト宛
が各エントリー毎に設けられている。３３０は該
第２のBS（MBS）３の１ブロツク128バイトが示
されており、第１のBS（LBS）２の１ブロツク２
２０に対して、１サブブロツク（32バイト）が転
送される毎に、対応するコピービツト320の１ビ
ツトが‘1'にセツトされるように動作し、本図に
おいては、３個のサブブロツクが第１のBS
（LBS）２に転送されたことを示している。 次に、ｂによつて、本発明によるリプレイス動
作を説明する。 先ず、要求されるデータのアドレスがアドレス
レジスタ（以下、ARと云う）３１にセツトさ
れ、その下位アドレスで、タグ部（TAG）３２、
データ部３３、LRUメモリ３５が参照される。 続いて、タグ部（TAG）３２内の上位アドレ
スと、AR３１の上位アドレスとが比較器（Ｃ）
３４において比較され、ノア回路（NOR）３８
を通して、求めるデータが当該第２のBS（MBS）
３に存在しないこと（即ち、ラインミツシング）
が検出されると、当該ブロツクを主記憶装置
（MSU）（図示せず）からムーブインする為、
AR３１のアドレスがMSAR３１′を経由して、
該主記憶装置（MSU）に送出され、一定時間後
に当該ムーブインデータが第２のBS（MBS）３
に転送されてくる。 該ムーブインデータ書き込み先として、リプレ
イスブロツクを決定する必要があるが、通常は、
下位アドレスによつて、各ウエイ毎に決定され
る、合計４つのブロツクから、LRUメモリ３５
において、最も古いブロツクがリプレイスブロツ
クとして選択される。 本発明においては、上記LRUメモリ３５から
の情報の他に、タグ部（TAG）３２に記憶され
ているコピービツト320の論理積信号を出力する
アンド回路（AND）３６からの情報を用いて、
該リプレイスブロツクを決定する所に特徴があ
る。 即ち、各ウエイ毎の上記アンド回路（AND）
３６の出力ACPYO〜３（ここで、０〜３がウエ
イ０〜３に対応する）の内、‘1'のブロツク（ウ
エイ）は既に、その全内容が、第１のBS（LBS）
２に転送されているので、該ウエイを優先的にリ
プレイスの対象ブロツクとするのである。 つまり、リプレイス候補である各ウエイ毎の、
合計４つのブロツクの内、対応するACPYO〜３
に‘1'のものが１つだけあれば、そのブロツクを
LRUメモリ３５からの情報に関係なくリプレイ
スの対象とする。 若し、各ウエイに対応するACPYO〜３に‘1'
であるブロツク（ウエイ）が複数個あれば、その
中から上記LRUメモリ３５からの情報に基づき、
最も古いブロツクをリプレイスの対象とする。 従つて、対応するACPYO〜３に、‘1'である
ブロツクが１つもなければ、従来通りLRUメモ
リ３５からの情報に基づいて、最も古いブロツク
をリプレイスの対象とする。 下表は、該LRUメモリ３５の情報が、 ウエイ０ウエイ１ウエイ２ウエイ３ の順に古く使用されていることを示している場合
に、上記ACPYO〜３の値によつて、リプレイス
決定回路３７で選択されるリプレイスブロツクを
示したものである。
第２のバツフアメモリ（MBS）と、該第２のバ
ツフアメモリ（MBS）の一部のコピー、又は該
第２のバツフアメモリ（MBS）にない主記憶装
置の一部のコピーを有する第１のバツフアメモリ
（LBS）とを備えた２階層のバツフアメモリシス
テムを有する計算機システムにおける、上記第２
のバツフアメモリ（MBS）のリプレイスメント
方式に関する。 最近の大型の計算機システムにおいては、中央
処理装置（CPU）と主記憶装置（MSU）との間
に、容量は小さいが高速のバツフアメモリ（BS）
を設けて、主記憶装置（MSU）に対する平均的
なアクセスタイムを短縮させる方式を採つている
のが一般的である。 然して、最近のハードウエアテクノロジの著し
い進歩に伴つて、中央処理装置（CPU）の演算
部は益々高速化される動向にあるが、主記憶装置
（MSU）の方は大容量化の方向に進んでいる為、
余り高速化されないのが現状である。 そこで、上記バツフアメモリ（BS）も、該演
算部の速度に合わせて高速化されると共に大容量
化も図られているが、主記憶装置（MSU）の大
容量化に比較すると、その差は短縮されない状況
にある。 上記の問題を解決する手段として、中速、大容
量のバツフアメモリ（BS）を、第２のバツフア
メモリ（MBS）として、上記高速、小容量のバ
ツフアメモリ（BS）｛これを、第１のバツフアメ
モリ（LBS）と云う｝と主記憶装置（MSU）と
の間に介在させる、所謂２階層構成のバツフアメ
モリ方式が知られている。以下、それぞれを第２
のBS、第１のBSと呼ぶことにする。 このようなバツフアメモリシステムにおいて、
問題となるのが、上記第２のBSにおけるリプレ
イスである。 特に、第２のBSのブロツクサイズ＞第１のBS
のブロツクサイズであつて、且つその差が整数倍
の時、第１のBSと、第２のBSのリプレイスブロ
ツクの決定を互いに独立に行うと、主記憶装置
（MSU）から、第２のBSにムーブインしたデー
タを使い切らない（具体的には、第１のBSに転
送されない）内に、第２のBSにおいてリプレイ
スされてしまう等の問題がある。 そこで、第１のBSのリプレイス動作と、第２
のBSのリプレイス動作との間に、ある相関関係
を持たせるようにすることにより、効果的なリプ
レイス方式が期待できる。 〔従来の技術〕 先ず、第３図によつて、一般の２階層のバツフ
アメモリ（BS）を含む計算機システムの概念を
説明する。 本図において、１は演算装置、２は第１のBS
（LBS）、３は第２のBS（MBS）、４は主記憶装置
（MSU）である。 このような計算機システムにおいて、第１の
BS（LBS）１と、第２のBS（MBS）２の両方に、
演算装置１が必要とするデータが存在しない時に
は、主記憶装置（MSU）４より第１のBS（LBS）
１と、第２のBS（MBS）２の両方に、対応する
ブロツク分だけデータをブロツク転送し、演算装
置１には第１のBS（LBS）２より必要なデータを
転送するように動作する。 若し、第１のBS（LBS）２のデータが存在しな
いで、第２のBS（MBS）３にデータが存在する
時は、該第２のBS（MBS）３から当該データブ
ロツクが第１のBS（LBS）２にブロツク転送さ
れ、更に第１のBS（LBS）２より演算装置１に必
要なデータが転送される。 第４図に、２階層のバツフアメモリと、主記憶
装置（MSU）からなる３階層のメモリシステム
の１構成例を示す。 本構成例においては、第１のBS（LBS）２のブ
ロツクサイズは32バイト、第２のBS（MBS）３
のブロツクサイズは、第１のBS（LBS）２のブロ
ツクサイズの４倍からなる128バイトブロツクで
あり、第１のBS（LBS）２、第２のBS（MBS）
共に、連想度（ウエイ数）はウエイ０〜ウエイ３
の４レベルで構成されている。 若し、第１のBS（LBS）２、第２のBS（MBS）
３共に、必要とするデータが存在しない時、最初
に第１のBS（LBS）２が要求している32バイトの
データが、主記憶装置（MSU）４よりブロツク
転送され、第１のBS（LBS）２、第２のBS
（MBS）３の両方に登録される。この時、登録さ
れるウエイは、第１のBS（LBS）２、第２のBS
（MBS）３共に同じウエイであることもあるし、
別々のウエイになることもある。 続いて、第２のBS（MBS）３の128バイトブロ
ツクの内、残りの96バイトが、32バイト×３回に
分割されて、主記憶装置（MSU）４からブロツ
ク転送され、第２のBS（MBS）３に登録される。 又、第１のBS（LBS）２にデータがなく、第２
のBS（MBS）３にデータが存在する場合には、
該第１のBS（LBS）２が要求している32バイトの
データが、第２のBS（MBS）３より読み出され、
第１のBS（LBS）２に転送される。 このような、従来の２階層のバツフアメモリシ
ステムにおいて、上記データ転送（ムーブイン）
が行われる時、最も古いデータブロツクを追い出
す所謂LRU方式を、第１のBS（LBS）２、第２
のBS（LBS）３において、それぞれ独自に行つて
いた。 〔発明が解決しようとする問題点〕 従つて、従来方式においては、例えば第１の
BS（LBS）２よりリプレイスされたブロツクを、
第２のBS（MBS）３のブロツクが含んでいる場
合でも、該ブロツクが第２のBS（MBS）３より
リプレイスされなかつたり、逆に主記憶装置
（MSU）４から第２のBS（MBS）３にムーブイ
ンされたデータブロツクを、第１のBS（LBS）２
が使い切らない内に、当該第２のBS（MBS）３
においてリプレイスされてしまうことがあり、第
２のBS（MBS）３の使用効率が悪くなる場合が
多かつた。 本発明は上記従来の欠点に鑑み、プログラム実
行時のアドレス分布の局所性に着目し、記憶装置
に対するアクセスは、ある連続したエリアに対し
て、時間的にも、ある程度連続して発生すると云
う特徴を考慮し、第１のBS（LBS）２におけるリ
プレイス動作と、第２のBS（MBS）３における
リプレイス動作にある相関をもたせるようにし
て、第２のBS（MBS）３での使用効率を向上さ
せるリプレイス方式を提供することを目的とする
ものである。 〔問題点を解決するための手段〕 この目的は、 第２のバツフアメモリ（MBS）に、該バツ
フアメモリのブロツクを第１のバツフアメモリ
（LBS）のブロツクサイズに分割した各サブブ
ロツクの内容が、第１のバツフアメモリ
（LBS）に転送されたことを示すｎビツトのコ
ピービツトを、第２のバツフアメモリ（MBS）
の各ブロツク毎に設け、第２のバツフアメモリ
（MBS）にリプレイスの必要が生じた時、該リ
プレイスの候補となるｍ個（ｍは、第２のバツ
フアメモリの連想レベル数）のブロツクの内
で、上記コピービツトを参照して、該ブロツク
の総てのサブブロツクの内容が、上記第１のバ
ツフアメモリ（LBS）に転送されたことを示
すものがあれば、優先的にそのブロツクをリプ
レイスの対象とするように制御する。 第１のバツフアメモリ（LBS）から、ある
ブロツクをリプレイスする時には、該リプレイ
スの対象ブロツクのアドレス情報を第２のバツ
フアメモリ（MBS）に送信する手段を設け、
上記第２のバツフアメモリ（MBS）にもデー
タがなくて、該第２のバツフアメモリ（MBS）
でのリプレイス対象となるブロツクの内、何れ
か１つのブロツクが、上記送信されたアドレス
を含んでいるかどうかを検出する比較器を、該
第２のバツフアメモリ（MBS）制御回路に設
け、該第２のバツフアメモリ（MBS）のリプ
レイスブロツクを決定する際に、上記第１のバ
ツフアメモリ（LBS）から送信されてきたア
ドレスを含むブロツクが、上記比較器で検出さ
れた時には、該ブロツクをリプレイスし、該送
信されてきたアドレスを含むブロツクが検出さ
れなかつた時には、LRU方式によつてリプレ
イスすべきブロツクを決定する。 本発明のバツフアメモリにおけるリプレイス方
式によつて達成される。 〔作用〕 即ち、本発明によれば、第１のBS（LBS）の記
憶容量＜第２のBS（MBS）の記憶容量で、第２
のBS（MBS）のブロツクサイズが、第１のBS
（LBS）のブロツクサイズの整数倍となつてい
る、２階層のバツフアメモリシステムを備えた計
算機システムにおいて、 (1) 第２のBS（MBS）から第１のBS（LBS）に
コピーされたサブブロツクを記憶するコピーメ
モリを設け、第２のBS（MBS）においてリプ
レイスが必要になつた時、第１のBS（LBS）に
総てのサブブロツクがコピーされたブロツクを
優先的にリプレイスする。 (2) 第１のBS（LBS）におけるリプレイスアドレ
ス（サブブロツクアドレス）を記憶しておき、
第２のBS（MBS）でリプレイスが必要になつ
た時、上記サブブロツクを含むブロツクがある
と、当該ブロツクを優先的にリプレイスする。 (3) (1)、(2)の条件が成立しない時には、公知の
LRU方式によつて選択されたブロツクをリプ
レイスする。 ようにしたものであるので、第２のBS（MBS）
における使用効率を向上させ、計算機システム全
体のパーフオマンスを向上させる効果がある。 〔実施例〕 以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
図であり、第２図は本発明の他の実施例をブロツ
ク図で示した図である。尚、全図を通して同じ符
号は同じ対象物を示すものとする。 第１図において、ａは、例えば、第２のBS
（MBS）３のタグ部内に設けられているコピービ
ツトの構成例を示したものでありｂは該第２の
BS（MBS）３の構成例を示したものである。 先ず、本図のａによつて、本発明の主眼となる
コピービツトに対する動作を説明する。 本図ａにおいて、320が第２のBS（MBS）３内
のタグ部３２の各エントリー内に設けられている
コピービツトで、当該第２のBS（MBS）３のブ
ロツク内のサブブロツクの数、つまり４ビツト宛
が各エントリー毎に設けられている。３３０は該
第２のBS（MBS）３の１ブロツク128バイトが示
されており、第１のBS（LBS）２の１ブロツク２
２０に対して、１サブブロツク（32バイト）が転
送される毎に、対応するコピービツト320の１ビ
ツトが‘1'にセツトされるように動作し、本図に
おいては、３個のサブブロツクが第１のBS
（LBS）２に転送されたことを示している。 次に、ｂによつて、本発明によるリプレイス動
作を説明する。 先ず、要求されるデータのアドレスがアドレス
レジスタ（以下、ARと云う）３１にセツトさ
れ、その下位アドレスで、タグ部（TAG）３２、
データ部３３、LRUメモリ３５が参照される。 続いて、タグ部（TAG）３２内の上位アドレ
スと、AR３１の上位アドレスとが比較器（Ｃ）
３４において比較され、ノア回路（NOR）３８
を通して、求めるデータが当該第２のBS（MBS）
３に存在しないこと（即ち、ラインミツシング）
が検出されると、当該ブロツクを主記憶装置
（MSU）（図示せず）からムーブインする為、
AR３１のアドレスがMSAR３１′を経由して、
該主記憶装置（MSU）に送出され、一定時間後
に当該ムーブインデータが第２のBS（MBS）３
に転送されてくる。 該ムーブインデータ書き込み先として、リプレ
イスブロツクを決定する必要があるが、通常は、
下位アドレスによつて、各ウエイ毎に決定され
る、合計４つのブロツクから、LRUメモリ３５
において、最も古いブロツクがリプレイスブロツ
クとして選択される。 本発明においては、上記LRUメモリ３５から
の情報の他に、タグ部（TAG）３２に記憶され
ているコピービツト320の論理積信号を出力する
アンド回路（AND）３６からの情報を用いて、
該リプレイスブロツクを決定する所に特徴があ
る。 即ち、各ウエイ毎の上記アンド回路（AND）
３６の出力ACPYO〜３（ここで、０〜３がウエ
イ０〜３に対応する）の内、‘1'のブロツク（ウ
エイ）は既に、その全内容が、第１のBS（LBS）
２に転送されているので、該ウエイを優先的にリ
プレイスの対象ブロツクとするのである。 つまり、リプレイス候補である各ウエイ毎の、
合計４つのブロツクの内、対応するACPYO〜３
に‘1'のものが１つだけあれば、そのブロツクを
LRUメモリ３５からの情報に関係なくリプレイ
スの対象とする。 若し、各ウエイに対応するACPYO〜３に‘1'
であるブロツク（ウエイ）が複数個あれば、その
中から上記LRUメモリ３５からの情報に基づき、
最も古いブロツクをリプレイスの対象とする。 従つて、対応するACPYO〜３に、‘1'である
ブロツクが１つもなければ、従来通りLRUメモ
リ３５からの情報に基づいて、最も古いブロツク
をリプレイスの対象とする。 下表は、該LRUメモリ３５の情報が、 ウエイ０ウエイ１ウエイ２ウエイ３ の順に古く使用されていることを示している場合
に、上記ACPYO〜３の値によつて、リプレイス
決定回路３７で選択されるリプレイスブロツクを
示したものである。
【表】
以上、詳細に説明したように、本発明のバツフ
アメモリにおけるリプレイス方式は、第１のBS
（LBS）の記憶容量＜第２のBS（MBS）の記憶容
量で、第２のBS（MBS）のブロツクサイズが、
第１のBS（LBS）のブロツクサイズの整数倍とな
つている、２階層のバツフアメモリシステムを備
えた計算機システムにおいて、 (1) 第２のBS（MBS）から第１のBS（LBS）に
コピーされたサブブロツクを記録するコピーメ
モリを設け、第２のBS（MBS）においてリプ
レイスが必要になつた時、第１のBS（LBS）に
総てのサブブロツクがコピーされたブロツクを
優先的にリプレイスする。 (2) 第１のBS（LBS）におけるリプレイスアドレ
ス（サブブロツクアドレス）を記憶しておき、
第２のBS（MBS）でリプレイスが必要になつ
た時、上記サブブロツクを含むブロツクがある
と、当該ブロツクを優先的にリプレイスする。 (3) (1)、(2)の条件が成立しない時には、公知の
LRU方式によつて選択されたブロツクをリプ
レイスする。 ようにしたものであるので、第２のBS（MBS）
における使用効率を向上させ、計算機システム全
体のパーフオマンスを向上させる効果がある。
アメモリにおけるリプレイス方式は、第１のBS
（LBS）の記憶容量＜第２のBS（MBS）の記憶容
量で、第２のBS（MBS）のブロツクサイズが、
第１のBS（LBS）のブロツクサイズの整数倍とな
つている、２階層のバツフアメモリシステムを備
えた計算機システムにおいて、 (1) 第２のBS（MBS）から第１のBS（LBS）に
コピーされたサブブロツクを記録するコピーメ
モリを設け、第２のBS（MBS）においてリプ
レイスが必要になつた時、第１のBS（LBS）に
総てのサブブロツクがコピーされたブロツクを
優先的にリプレイスする。 (2) 第１のBS（LBS）におけるリプレイスアドレ
ス（サブブロツクアドレス）を記憶しておき、
第２のBS（MBS）でリプレイスが必要になつ
た時、上記サブブロツクを含むブロツクがある
と、当該ブロツクを優先的にリプレイスする。 (3) (1)、(2)の条件が成立しない時には、公知の
LRU方式によつて選択されたブロツクをリプ
レイスする。 ようにしたものであるので、第２のBS（MBS）
における使用効率を向上させ、計算機システム全
体のパーフオマンスを向上させる効果がある。
第１図は本発明の一実施例をブロツク図で示し
た図、第２図は本発明の他の実施例をブロツク図
で示した図、第３図は２階層のバツフアメモリを
備えた情報処理システムの構成例を示した図、第
４図は３階層メモリシステムの構成例を示した
図、である。 図面において、１は演算装置、２は第１のBS
（LBS）、３は第２のBS（MBS）、４は主記憶装置
（MSU）、２１はアドレスレジスタ（LBAR）、２
２はタグ部（TAG）、２３はデータ部、２４は比
較器（Ｃ、LC1〜LC4）、２５はLRUメモリ、２
７′はLRU決定回路１、２８′はHIT／NON−
HIT検出回路−１、２９はPBAR、３１はアド
レスレジスタ（AR、MBAR）、３２はタグ部
（TAG）、３３はデータ部、３４は比較器（Ｃ、
MC1〜MC4）、３４′は比較器（PBC1〜PBC4）、
３５はLRUメモリ、３７はリプレイス決定回路、
３７′はLRU決定回路２、３８′はHIT／NON−
HIT検出回路−２、をそれぞれ示す。
た図、第２図は本発明の他の実施例をブロツク図
で示した図、第３図は２階層のバツフアメモリを
備えた情報処理システムの構成例を示した図、第
４図は３階層メモリシステムの構成例を示した
図、である。 図面において、１は演算装置、２は第１のBS
（LBS）、３は第２のBS（MBS）、４は主記憶装置
（MSU）、２１はアドレスレジスタ（LBAR）、２
２はタグ部（TAG）、２３はデータ部、２４は比
較器（Ｃ、LC1〜LC4）、２５はLRUメモリ、２
７′はLRU決定回路１、２８′はHIT／NON−
HIT検出回路−１、２９はPBAR、３１はアド
レスレジスタ（AR、MBAR）、３２はタグ部
（TAG）、３３はデータ部、３４は比較器（Ｃ、
MC1〜MC4）、３４′は比較器（PBC1〜PBC4）、
３５はLRUメモリ、３７はリプレイス決定回路、
３７′はLRU決定回路２、３８′はHIT／NON−
HIT検出回路−２、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ セツトアソシアテイブ型のバツフアメモリで
あつて、第１のバツフアメモリ（LBS）上に所
望のデータがある場合は、第１のバツフアメモリ
（LBS）よりデータを読み出し、データが存在し
ない場合には第２のバツフアメモリ（MBS）を
参照し、該第２のバツフアメモリ（MBS）にデ
ータがある場合には、該第２のバツフアメモリ
（MBS）より第１のバツフアメモリ（LBS）へデ
ータをブロツク転送し、第２のバツフアメモリ
（MBS）にもデータがない場合には、主記憶装置
より、上記第１のバツフアメモリ（LBS）と、
第２のバツフアメモリ（MBS）の両方に、デー
タをブロツク転送するように制御されており、上
記第２のバツフアメモリ（MBS）のブロツクサ
イズが、第１のバツフアメモリ（LBS）のブロ
ツクサイズのｎ倍（ｎ≧２）で構成され、更に両
バツフアメモリ（BS）に対するデータリプレイ
スアルゴリズムは、最も古いブロツクをリプレイ
スするLRU方式をとつている２階層よりなるバ
ツフアメモリシステムを備えた計算機システムに
おいて、上記第２のバツフアメモリ（MBS）に、
該バツフアメモリのブロツクを第１のバツフアメ
モリ（LBS）のブロツクサイズに分割した各サ
ブブロツクの内容が、第１のバツフアメモリ
（LBS）に転送されたことを示すｎビツトのコピ
ービツトを、第２のバツフアメモリ（MBS）の
各ブロツク毎に設け、第２のバツフアメモリ
（MBS）にリプレイスの必要が生じた時、該リプ
レイスの候補となるｍ個（ｍは、第２のバツフア
メモリ（MBS）の連想レベル数）のブロツクの
内で、上記コピービツトを参照して、該ブロツク
の総てのサブブロツクの内容が、上記第１のバツ
フアメモリ（LBS）に転送されたことを示すも
のがあれば、優先的にそのブロツクをリプレイス
の対象とするように制御することを特徴とするバ
ツフアメモリにおけるリプレイス方式。 ２ セツトアソシアテイブ型のバツフアメモリで
あつて、第１のバツフアメモリ（LBS）上に所
望のデータがある場合は、第１のバツフアメモリ
（LBS）よりデータを読み出し、データが存在し
ない場合には第２のバツフアメモリ（MBS）を
参照し、該第２のバツフアメモリ（MBS）にデ
ータがある場合には、該第２のバツフアメモリ
（MBS）より第１のバツフアメモリ（LBS）へデ
ータをブロツク転送し、第２のバツフアメモリ
（MBS）にもデータがない場合には、主記憶装置
より、上記第１のバツフアメモリ（LBS）と、
第２のバツフアメモリ（MBS）の両方に、デー
タをブロツク転送するように制御されており、上
記第２のバツフアメモリ（MBS）のブロツクサ
イズが、第１のバツフアメモリ（LBS）のブロ
ツクサイズのｎ倍（ｎ≧２）で構成され、更に両
バツフアメモリ（BS）に対するデータリプレイ
スアルゴリズムは、最も古いブロツクをリプレイ
スするLRU方式をとつている２階層よりなるバ
ツフアメモリシステムを備えた計算機システムに
おいて、上記第１のバツフアメモリ（LBS）か
ら、あるブロツクをリプレイスする時には、該リ
プレイスの対象ブロツクのアドレス情報を第２の
バツフアメモリ（MBS）に送信する手段を設け、
上記第２のバツフアメモリ（MBS）にもデータ
がなくて、該第２のバツフアメモリ（MBS）で
のリプレイス対象となるブロツク内、何れか１つ
のブロツクが、上記送信されたアドレスを含んで
いるかどうかを検出する比較器を、該第２のバツ
フアメモリ（MBS）制御回路に設け、該第２の
バツフアメモリ（MBS）のリプレイスブロツク
を決定する際に、上記第１のバツフアメモリ
（LBS）から送信されてきたアドレスを含むブロ
ツクが、上記比較器で検出された時には、該ブロ
ツクをリプレイスし、該送信されてきたアドレス
を含むブロツクが検出されなかつた時には、上記
LRU方式によつてリプレイスすべきブロツクを
決定するように制御することを特徴とするバツフ
アメモリにおけるリプレイス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006836A JPS61166651A (ja) | 1985-01-18 | 1985-01-18 | バツフアメモリにおけるリプレイス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006836A JPS61166651A (ja) | 1985-01-18 | 1985-01-18 | バツフアメモリにおけるリプレイス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61166651A JPS61166651A (ja) | 1986-07-28 |
| JPH0340412B2 true JPH0340412B2 (ja) | 1991-06-18 |
Family
ID=11649318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006836A Granted JPS61166651A (ja) | 1985-01-18 | 1985-01-18 | バツフアメモリにおけるリプレイス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166651A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06149669A (ja) * | 1992-11-04 | 1994-05-31 | Fujitsu Ltd | キャッシュデータ転送方式およびキャッシュデータ転送装置 |
| JP2009252165A (ja) * | 2008-04-10 | 2009-10-29 | Toshiba Corp | マルチプロセッサシステム |
| JP5404433B2 (ja) * | 2010-01-08 | 2014-01-29 | 株式会社東芝 | マルチコアシステム |
-
1985
- 1985-01-18 JP JP60006836A patent/JPS61166651A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61166651A (ja) | 1986-07-28 |
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