JPH0341882B2 - - Google Patents
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- JPH0341882B2 JPH0341882B2 JP56175676A JP17567681A JPH0341882B2 JP H0341882 B2 JPH0341882 B2 JP H0341882B2 JP 56175676 A JP56175676 A JP 56175676A JP 17567681 A JP17567681 A JP 17567681A JP H0341882 B2 JPH0341882 B2 JP H0341882B2
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- circuit
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- emphasis circuit
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- 238000010586 diagram Methods 0.000 description 17
- 230000001629 suppression Effects 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 229910004713 HPF6 Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/923—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback using preemphasis of the signal before modulation and deemphasis of the signal after demodulation
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプリエンフアシスを利用してビデオ信
号を記録する磁気記録装置に関するものである。
号を記録する磁気記録装置に関するものである。
ビデオテープレコーダ（以下VTRと称す）に
用いられている従来のプリエンフアシス回路は大
きな波形歪を伴い、再生系でデイエンフアシスし
ても元の波形に戻らず画質劣化を生じるという問
題があつた。第１図は特開昭53−27415号公報に
示されているノンリニアエンフアシス方式の記録
再生回路に特開昭53−142206号公報に示されてい
るノイズ抑圧回路を組合せたものであり、VHS
の６時間記録モードのVTRに一般的に採用され
ている構成である。
用いられている従来のプリエンフアシス回路は大
きな波形歪を伴い、再生系でデイエンフアシスし
ても元の波形に戻らず画質劣化を生じるという問
題があつた。第１図は特開昭53−27415号公報に
示されているノンリニアエンフアシス方式の記録
再生回路に特開昭53−142206号公報に示されてい
るノイズ抑圧回路を組合せたものであり、VHS
の６時間記録モードのVTRに一般的に採用され
ている構成である。
第１図において、１はビデオ信号の入力端子、
２はAGCアンプ、３はクランプ回路、４は記録
再生切替スイツチ（記録時にはＲ端に、再生時に
はＰ端に接続される）、５は加算回路、６は
HPF、７はリミタであり、５，６，７によりノ
ンリニアエンフアシス回路を構成する。８はリニ
アエンフアシス回路、９はクリツプ回路、１０は
FM変調回路、１１は記録アンプ、１２は記録再
生切替スイツチ、１３はビデオヘツド、１４はビ
デオテープ、１５はプリアンプ、１６はリミタ、
１７はFM復調回路、１８はリニアデイエンフア
シス回路、１９は減算回路であり、６，７，１９
によりノンリニアデイエンフアシス回路を構成し
ている。２０はLPF、２１はHPF、２２は伸長
回路、２３は混合回路であり、２０，２１，２
２，２３によりノイズ抑圧回路を構成している。
２４はバツフアアンプ、２５は出力端子である。
詳細な動作については上記公開公報を参照された
い。
２はAGCアンプ、３はクランプ回路、４は記録
再生切替スイツチ（記録時にはＲ端に、再生時に
はＰ端に接続される）、５は加算回路、６は
HPF、７はリミタであり、５，６，７によりノ
ンリニアエンフアシス回路を構成する。８はリニ
アエンフアシス回路、９はクリツプ回路、１０は
FM変調回路、１１は記録アンプ、１２は記録再
生切替スイツチ、１３はビデオヘツド、１４はビ
デオテープ、１５はプリアンプ、１６はリミタ、
１７はFM復調回路、１８はリニアデイエンフア
シス回路、１９は減算回路であり、６，７，１９
によりノンリニアデイエンフアシス回路を構成し
ている。２０はLPF、２１はHPF、２２は伸長
回路、２３は混合回路であり、２０，２１，２
２，２３によりノイズ抑圧回路を構成している。
２４はバツフアアンプ、２５は出力端子である。
詳細な動作については上記公開公報を参照された
い。
上記従来技術においては、デイエンフアシス回
路１８の特性をエンフアシス回路８が補償し、ノ
ンリニアデイエンフアシス回路（６，７，１９）
の特性をノンリニアエンフアシス回路（６，７，
５）が補償するが、ノイズ抑圧回路（２０，２
１，２２，２３）の特性を補償する回路が記録系
になく、このため再生信号波形が記録信号波形に
対して歪み、再生信号中の振幅の小さい高域成分
が抑圧されすぎることによる画質劣化を生じてい
た。
路１８の特性をエンフアシス回路８が補償し、ノ
ンリニアデイエンフアシス回路（６，７，１９）
の特性をノンリニアエンフアシス回路（６，７，
５）が補償するが、ノイズ抑圧回路（２０，２
１，２２，２３）の特性を補償する回路が記録系
になく、このため再生信号波形が記録信号波形に
対して歪み、再生信号中の振幅の小さい高域成分
が抑圧されすぎることによる画質劣化を生じてい
た。
本発明の目的は上記した画質劣化を効果的に抑
圧する磁気記録装置を提供することにある。
圧する磁気記録装置を提供することにある。
上記目的は、ノイズ抑圧回路を一種のノンリニ
アデイエンフアシス回路と見立てて、このノンリ
ニアデイエンフアシス回路の逆特性を持つ、第１
のノンリニアエンフアシス回路を従来の第２のノ
ンリニアエンフアシス回路の入力側に設けること
により、達成される。さらに画質劣化を最小に抑
えるため第１のノンリニアフアシス回路に用いる
ハイパスフイルタの時定数を第２のノンリニアエ
ンフアシス回路のハイパスフイルタの時定数より
小さく選ぶ。
アデイエンフアシス回路と見立てて、このノンリ
ニアデイエンフアシス回路の逆特性を持つ、第１
のノンリニアエンフアシス回路を従来の第２のノ
ンリニアエンフアシス回路の入力側に設けること
により、達成される。さらに画質劣化を最小に抑
えるため第１のノンリニアフアシス回路に用いる
ハイパスフイルタの時定数を第２のノンリニアエ
ンフアシス回路のハイパスフイルタの時定数より
小さく選ぶ。
第１のノンリニアエンフアシス回路は記録信号
の小振幅の高域成分だけを強調するように動作す
る。このため再生時にノイズ抑圧回路を通しても
記録信号中の小振幅の高域信号は抑圧されずほぼ
元に戻り、テープ・ヘツド系で混入したノイズを
効果的に抑圧することができる。
の小振幅の高域成分だけを強調するように動作す
る。このため再生時にノイズ抑圧回路を通しても
記録信号中の小振幅の高域信号は抑圧されずほぼ
元に戻り、テープ・ヘツド系で混入したノイズを
効果的に抑圧することができる。
又、第１のノンリニアエンフアシス回路の
HPFの時定数を第２のノンリニアエンフアシス
回路のHPFの時定数より小さく選ぶことにより
記録系で生じる波形歪を最小とすることができ
る。
HPFの時定数を第２のノンリニアエンフアシス
回路のHPFの時定数より小さく選ぶことにより
記録系で生じる波形歪を最小とすることができ
る。
以下、本発明を図面を用いて説明する。
第２図は本発明の原理を説明するための多段エ
ンフアシス回路を示すブロツク図、第３図は第２
図の具体的回路例を示す回路図である。
ンフアシス回路を示すブロツク図、第３図は第２
図の具体的回路例を示す回路図である。
第２図は第１図における４，５，６，７，８に
より示された回路部分に相当するものであり、端
子２６は第１図のクランプ回路３の出力端子に接
続され、端子２７は第１図のクリツプ回路９の入
力端子に接続される。第２図において、２８，
６，３６はHPF、２９，３３，３７はアンプ、
３０，３４，３８は振幅制限回路、３１，７，３
９はリミタアンプ、３２，３５，４０はLPF、
４１は加算回路である。２８，３１，３２，４１
がプリエンフアシス回路であり第１図のリニアエ
ンフアシス回路８に対応する。６，７，３５，４
１が第２のノンリニアエンフアシス回路であり、
第１図の５，６，７によるノンリニアエンフアシ
ス回路に対応する。３６，３９，４０，４１が第
１のノンリニアプリエンフアシス回路を構成して
いる。第３図において、Ｃ，Ｒ，Q1，Q2が第２
図の２８，３１を、C0，R0，Q3，Q4が６，７を、
CN，RN，Q5，Q6が３６，３９を、CL，RLが３
２，３５，４０を夫々構成している。
より示された回路部分に相当するものであり、端
子２６は第１図のクランプ回路３の出力端子に接
続され、端子２７は第１図のクリツプ回路９の入
力端子に接続される。第２図において、２８，
６，３６はHPF、２９，３３，３７はアンプ、
３０，３４，３８は振幅制限回路、３１，７，３
９はリミタアンプ、３２，３５，４０はLPF、
４１は加算回路である。２８，３１，３２，４１
がプリエンフアシス回路であり第１図のリニアエ
ンフアシス回路８に対応する。６，７，３５，４
１が第２のノンリニアエンフアシス回路であり、
第１図の５，６，７によるノンリニアエンフアシ
ス回路に対応する。３６，３９，４０，４１が第
１のノンリニアプリエンフアシス回路を構成して
いる。第３図において、Ｃ，Ｒ，Q1，Q2が第２
図の２８，３１を、C0，R0，Q3，Q4が６，７を、
CN，RN，Q5，Q6が３６，３９を、CL，RLが３
２，３５，４０を夫々構成している。
第１のノンリニアエンフアシス回路は、再生回
路に用いるノイズ抑圧回路により劣化するビデオ
信号の高域成分を記録回路であらかじめ補償しよ
うとするものである。第２のノンリニアエンフア
シス回路は、入力信号レベルに依存してプリエン
フアシス量が変る回路であり、入力信号レベルが
小さくなるにしたがつてエンフアシス量が増加す
る。第１のノンリニアエンフアシス回路と第２の
ノンリニアエンフアシス回路は定性的には同じ特
性である。定量的には第１のノンリニアエンフア
シス回路の方が、より小さい信号のエンフアシス
であり、より高い周波数成分のエンフアシスであ
る。
路に用いるノイズ抑圧回路により劣化するビデオ
信号の高域成分を記録回路であらかじめ補償しよ
うとするものである。第２のノンリニアエンフア
シス回路は、入力信号レベルに依存してプリエン
フアシス量が変る回路であり、入力信号レベルが
小さくなるにしたがつてエンフアシス量が増加す
る。第１のノンリニアエンフアシス回路と第２の
ノンリニアエンフアシス回路は定性的には同じ特
性である。定量的には第１のノンリニアエンフア
シス回路の方が、より小さい信号のエンフアシス
であり、より高い周波数成分のエンフアシスであ
る。
第３図は第２図のブロツク図を具体化した回路
図であり、リニアプリエンフアシス、第１のノン
リニアエンフアシス、第２のノンリニアエンフア
シス用負荷抵抗を全て共通化し回路の簡略化が図
られている。このため、LPF３２，３５，４０
もRL，CLだけで構成される。
図であり、リニアプリエンフアシス、第１のノン
リニアエンフアシス、第２のノンリニアエンフア
シス用負荷抵抗を全て共通化し回路の簡略化が図
られている。このため、LPF３２，３５，４０
もRL，CLだけで構成される。
次に第３図を用いたプリエンフアシス回路、第
１のノンリニアエンフアシス回路、第２のノンリ
ニアエンフアシス回路の具体的設計例を述べる。
入力端子２６には1VPPのビデオ信号が印加され
るとする。各エンフアシス回路のエンフアシス量
を決めるアンプ２９，３３，３７の電圧利得を３
倍とする。各エンフアシス回路の時定数はプリエ
ンフアシス回路：CR＝1.6μS（100KHz）、第１の
ノンリニアプリエンフアシス回路：CNRN＝
0.16μS（1MHz）、第２のノンリニアプリエンフア
シス回路：CDRD＝0.32μS（500KHz）とする。
１のノンリニアエンフアシス回路、第２のノンリ
ニアエンフアシス回路の具体的設計例を述べる。
入力端子２６には1VPPのビデオ信号が印加され
るとする。各エンフアシス回路のエンフアシス量
を決めるアンプ２９，３３，３７の電圧利得を３
倍とする。各エンフアシス回路の時定数はプリエ
ンフアシス回路：CR＝1.6μS（100KHz）、第１の
ノンリニアプリエンフアシス回路：CNRN＝
0.16μS（1MHz）、第２のノンリニアプリエンフア
シス回路：CDRD＝0.32μS（500KHz）とする。
電圧利得を３とするため、RL＝2.7KΩ、RE1＝
RE2＝300Ωとする。
RE2＝300Ωとする。
各振幅制限器３０，３４，３８の特性はI0、
I1、I2の値で決まり、I0＝１ｍＡ、I1＝I2＝0.15ｍ
Ａとすると第１のノンリニアプリエンフアシス回
路および第２のノンリニアプリエンフアシス回路
の振幅制限範囲は両方とも0.4VPPとなる。
I1、I2の値で決まり、I0＝１ｍＡ、I1＝I2＝0.15ｍ
Ａとすると第１のノンリニアプリエンフアシス回
路および第２のノンリニアプリエンフアシス回路
の振幅制限範囲は両方とも0.4VPPとなる。
上記のように設計された第３図の総合エンフア
シス特性は第４図の４２，４２′，４３，４３′の
ようになる。第４図の４２，４３は第３図のCL
がない場合であり、４２′，４３′はRLCL＝
80nSecとなるCLを付加した時の周波数特性であ
る。端子２６に印加される信号が十分小さい場合
には４２，４２′に示すエンフアシスがかかるの
に対して入力信号がある程度大きいと４３，４
３′に示すようにエンフアシス量が減る。
シス特性は第４図の４２，４２′，４３，４３′の
ようになる。第４図の４２，４３は第３図のCL
がない場合であり、４２′，４３′はRLCL＝
80nSecとなるCLを付加した時の周波数特性であ
る。端子２６に印加される信号が十分小さい場合
には４２，４２′に示すエンフアシスがかかるの
に対して入力信号がある程度大きいと４３，４
３′に示すようにエンフアシス量が減る。
第５図は第２図のエンフアシス回路に対するデ
イエンフアシス回路の一例を示すブロツク図であ
る。第５図は第２図の逆回路になつており波形歪
を伴うことなく信号波形を復元することができ
る。輪郭部に残るノイズを目立たなくするため、
アンプ４４，４５，４６の利得をエンフアシス回
路のそれより小さめに選ぶことが望ましい。また
同じ理由から振幅制限器４７，４８，４９の振幅
制限範囲をエンフアシス回路のそれより大きくな
ることが望ましい。なお、５０，５１，５２はロ
ーパスフイルタ、５３は減算回路であり、また入
力端６０は第１図のリニアデイエンフアシス回路
１８の入力に相当し、出力端６１は混合回路２３
の出力に相当する。
イエンフアシス回路の一例を示すブロツク図であ
る。第５図は第２図の逆回路になつており波形歪
を伴うことなく信号波形を復元することができ
る。輪郭部に残るノイズを目立たなくするため、
アンプ４４，４５，４６の利得をエンフアシス回
路のそれより小さめに選ぶことが望ましい。また
同じ理由から振幅制限器４７，４８，４９の振幅
制限範囲をエンフアシス回路のそれより大きくな
ることが望ましい。なお、５０，５１，５２はロ
ーパスフイルタ、５３は減算回路であり、また入
力端６０は第１図のリニアデイエンフアシス回路
１８の入力に相当し、出力端６１は混合回路２３
の出力に相当する。
第６図は本発明の一実施例の要部を示すブロツ
ク図である。第６図において、HPF３６、アン
プ３７、振幅制限器３８、LPF４０および加算
器５５が第１のノンリニアプリエンフアシス回路
を、HPF６、アンプ３３、振幅制限器３４、
LPF３５および加算器５が第１のノンリニアプ
リエンフアシス回路を、HPF２８、アンプ２９、
振幅制限器３０、LPF３２および加算器５６が
プリエンフアシス回路を、それぞれ構成する。第
６図の特徴は第１のノンリニアエンフアシス回路
と第２のノンリニアエンフアシス回路とプリエン
フアシス回路を直列接続していることである。接
続の順序は第６図に示すようにプリエンフアシス
時定数の小さい順に接続するのがよい。理由は第
１のノンリニアエンフアシス回路でのエンフアシ
ス特性が次段の第２のノンリニアエンフアシス特
性に大きく影響しないようにするためである。
ク図である。第６図において、HPF３６、アン
プ３７、振幅制限器３８、LPF４０および加算
器５５が第１のノンリニアプリエンフアシス回路
を、HPF６、アンプ３３、振幅制限器３４、
LPF３５および加算器５が第１のノンリニアプ
リエンフアシス回路を、HPF２８、アンプ２９、
振幅制限器３０、LPF３２および加算器５６が
プリエンフアシス回路を、それぞれ構成する。第
６図の特徴は第１のノンリニアエンフアシス回路
と第２のノンリニアエンフアシス回路とプリエン
フアシス回路を直列接続していることである。接
続の順序は第６図に示すようにプリエンフアシス
時定数の小さい順に接続するのがよい。理由は第
１のノンリニアエンフアシス回路でのエンフアシ
ス特性が次段の第２のノンリニアエンフアシス特
性に大きく影響しないようにするためである。
第７図は第６図のプリエンフアシス回路と対に
して用いるデイエンフアシス回路の一例を示すブ
ロツク図である。当然のことながら、デイエンフ
アシス回路はプリエンフアシス回路の逆回路であ
る必要があり、第７図に示すようにHPF３６、
アンプ４６、振幅制限器４９、LPF５２、減算
器５９からなるノイズ抑圧回路、HPF６、アン
プ３３、振幅制限器３４、LPF３５、減算器１
９からなるノンリニアデイエンフアシス回路、
HPF２８、アンプ４４、振幅制限器４７、LPF
５０、減算器５７からなるデイエンフアシス回路
の順に直列接続される必要がある。
して用いるデイエンフアシス回路の一例を示すブ
ロツク図である。当然のことながら、デイエンフ
アシス回路はプリエンフアシス回路の逆回路であ
る必要があり、第７図に示すようにHPF３６、
アンプ４６、振幅制限器４９、LPF５２、減算
器５９からなるノイズ抑圧回路、HPF６、アン
プ３３、振幅制限器３４、LPF３５、減算器１
９からなるノンリニアデイエンフアシス回路、
HPF２８、アンプ４４、振幅制限器４７、LPF
５０、減算器５７からなるデイエンフアシス回路
の順に直列接続される必要がある。
次に第１のノンリニアエンフアシスに用いる
HPF３６の時定数を第２のノンリニアエンフア
シスに用いるHPF６の時定数より小さく選ぶ効
果について第６図、第８図を用いて説明する。
HPF３６の時定数を第２のノンリニアエンフア
シスに用いるHPF６の時定数より小さく選ぶ効
果について第６図、第８図を用いて説明する。
第８図のＡは第１のノンリニアエンフアシスに
用いるHPF３６の時定数を0.16μS、第２のノン
リニアエンフアシスに用いるHPF６の時定数を
0.8μSとした時の第６図の各部の波形図であり、
ＢはHPF３６の時定数を0.8μS、HPF６の時定数
を0.16μSとした時の波形図である。
用いるHPF３６の時定数を0.16μS、第２のノン
リニアエンフアシスに用いるHPF６の時定数を
0.8μSとした時の第６図の各部の波形図であり、
ＢはHPF３６の時定数を0.8μS、HPF６の時定数
を0.16μSとした時の波形図である。
第６図の入力端２６にa1，b1の波形が印加され
た場合、振幅制限器３８の入力波形はa2，b2のよ
うな微分波形となる。振幅制限器３８の振幅制限
レベルを６３とすると、振幅制限器３８の出力波
形は夫々a3，b3となり加算器５５の出力波形は
夫々a4，b4となる。HPF６の出力信号はa4，b4の
微分波形となり夫々a5，b5となる。振幅制限器３
４の振幅制限レベルを６４とすれば、振幅制限器
３４の出力波形は夫々a6，b6となり加算器５の出
力波形は夫々a7，b7となる。
た場合、振幅制限器３８の入力波形はa2，b2のよ
うな微分波形となる。振幅制限器３８の振幅制限
レベルを６３とすると、振幅制限器３８の出力波
形は夫々a3，b3となり加算器５５の出力波形は
夫々a4，b4となる。HPF６の出力信号はa4，b4の
微分波形となり夫々a5，b5となる。振幅制限器３
４の振幅制限レベルを６４とすれば、振幅制限器
３４の出力波形は夫々a6，b6となり加算器５の出
力波形は夫々a7，b7となる。
Ａの場合は、振幅制限器３８で発生した波形歪
が小さく、HPF６による微分波形a5にほとんど
伝達しない。一方、Ｂの場合は、振幅制限器３８
で発生する歪が大きく、HPF６によりこの歪波
形が微分されb5のような波形となる。これがa7と
b7の波形差となる。a7の波形は再生側のデイエン
フアシス回路で復元しやすいが、b7の波形は復元
しにくく、結局画質劣化となる。
が小さく、HPF６による微分波形a5にほとんど
伝達しない。一方、Ｂの場合は、振幅制限器３８
で発生する歪が大きく、HPF６によりこの歪波
形が微分されb5のような波形となる。これがa7と
b7の波形差となる。a7の波形は再生側のデイエン
フアシス回路で復元しやすいが、b7の波形は復元
しにくく、結局画質劣化となる。
本発明によれば、再生側のノイズ抑圧回路によ
り低下する小振幅の高域成分を効果的に記録側で
補償できるので、記録系−再生系間特性差で生じ
易い波形歪を許容できるレベルに抑圧できる。
り低下する小振幅の高域成分を効果的に記録側で
補償できるので、記録系−再生系間特性差で生じ
易い波形歪を許容できるレベルに抑圧できる。
第１図は従来のビデオテープレコーダの記録再
生回路の例を示すブロツク図、第２図は多段エン
フアシス回路の一例を示すブロツク図、第３図は
第２図の具体的回路例を示す回路図、第４図は第
３図の特性の一例を示す特性図、第５図は第２図
に対するデイエンフアシス回路の一例を示すブロ
ツク図、第６図は本発明の一実施例の要部を示す
ブロツク図、第７図は第６図に対するデイエンフ
アシス回路の一例を示すブロツク図、第８図は第
６図の各部の波形を示す波形図である。 符号の説明、６，２８，３６……HPF、７，
３９……リミタ、３０，３４，３８，４７，４
８，４９…振幅制限器、５，４１，５５，５６…
…加算器、３２，３５，４０，５０，５１，５２
……LPF、１９，５３，５７，５９……減算回
路。
生回路の例を示すブロツク図、第２図は多段エン
フアシス回路の一例を示すブロツク図、第３図は
第２図の具体的回路例を示す回路図、第４図は第
３図の特性の一例を示す特性図、第５図は第２図
に対するデイエンフアシス回路の一例を示すブロ
ツク図、第６図は本発明の一実施例の要部を示す
ブロツク図、第７図は第６図に対するデイエンフ
アシス回路の一例を示すブロツク図、第８図は第
６図の各部の波形を示す波形図である。 符号の説明、６，２８，３６……HPF、７，
３９……リミタ、３０，３４，３８，４７，４
８，４９…振幅制限器、５，４１，５５，５６…
…加算器、３２，３５，４０，５０，５１，５２
……LPF、１９，５３，５７，５９……減算回
路。
Claims (1)
- 【特許請求の範囲】 １ 第１のハイパスフイルタを有し、ビデオ信号
が入力される第１のノンリニアエンフアシス回路
と、 上記第１のハイパスフイルタの時定数よりも大
きな時定数の第２のハイパスフイルタを有し、上
記第１のノンリニアエンフアシス回路の出力信号
が入力される第２のノンリニアエンフアシス回路
と、 上記第２のニンリニアエンフアシス回路の出力
信号が入力されるリニアエンフアシス回路と、 上記リニアエンフアシス回路の出力信号が供給
される周波数変調回路と、 上記周波数変調回路の出力信号を磁気記録媒体
に記録する磁気ヘツドと、 とからなることを特徴とする磁気記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175676A JPS5880107A (ja) | 1981-11-04 | 1981-11-04 | 磁気記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175676A JPS5880107A (ja) | 1981-11-04 | 1981-11-04 | 磁気記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880107A JPS5880107A (ja) | 1983-05-14 |
| JPH0341882B2 true JPH0341882B2 (ja) | 1991-06-25 |
Family
ID=16000282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56175676A Granted JPS5880107A (ja) | 1981-11-04 | 1981-11-04 | 磁気記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880107A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60705U (ja) * | 1983-06-14 | 1985-01-07 | 三洋電機株式会社 | 再生特性切換回路 |
| JPH0627023Y2 (ja) * | 1984-05-29 | 1994-07-20 | 三洋電機株式会社 | ノイズ低減回路 |
| JPS6137675U (ja) * | 1984-08-09 | 1986-03-08 | ソニー株式会社 | ホワイトクリツプ補償回路 |
| JPS6260374A (ja) * | 1985-09-10 | 1987-03-17 | Fujitsu General Ltd | 記録再生装置 |
| JPS6266478U (ja) * | 1985-10-16 | 1987-04-24 | ||
| JPH0773192B2 (ja) * | 1986-05-30 | 1995-08-02 | 株式会社日立製作所 | 信号処理装置 |
| JP2831996B2 (ja) * | 1987-09-22 | 1998-12-02 | キヤノン株式会社 | 信号記録装置 |
| JPS6481402A (en) * | 1987-09-22 | 1989-03-27 | Canon Kk | Signal processor |
-
1981
- 1981-11-04 JP JP56175676A patent/JPS5880107A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5880107A (ja) | 1983-05-14 |
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