JPH0346828B2 - - Google Patents
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- JPH0346828B2 JPH0346828B2 JP59057444A JP5744484A JPH0346828B2 JP H0346828 B2 JPH0346828 B2 JP H0346828B2 JP 59057444 A JP59057444 A JP 59057444A JP 5744484 A JP5744484 A JP 5744484A JP H0346828 B2 JPH0346828 B2 JP H0346828B2
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- Japan
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- video signal
- external
- control circuit
- free
- synchronization
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はCRTデイスプレイ等の画像制御方法
に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an image control method for a CRT display or the like.
CRTデイスプレイ等の画像表示は、外部アド
レスをRAMに供給してRAMに外部アドレスで
指定される番地に、キヤラクタ選択データを記憶
し、ついで外部アドレスを内部アドレスに切換え
て自走動作をさせ、CRTデイスプレイにキヤラ
クタの表示を行なつている。
To display an image on a CRT display, etc., an external address is supplied to RAM, character selection data is stored in the RAM at the address specified by the external address, and then the external address is switched to an internal address to allow self-running operation. Characters are displayed on the display.
また外部ビデオ信号に同期した動作と自走動作
とを切換え可能なCRTコントロール回路と、外
部ビデオ信号とCRTコントロール回路のビデオ
出力信号とを合成する合成回路を備えて画像制御
する場合においては、その切換えが特別の規定な
しに行なわれており、外部同期動作と自走動作と
の切換時にシヨツクノイズが発生する問題があつ
た。 In addition, when controlling images using a CRT control circuit that can switch between operation synchronized with an external video signal and free-running operation, and a synthesis circuit that synthesizes the external video signal and the video output signal of the CRT control circuit, Switching was performed without any special regulations, and there was a problem in that shock noise occurred when switching between externally synchronized operation and free-running operation.
本発明は上記にかんがみなされたもので、外部
ビデオ信号に同期した動作と自走動作とを切換え
可能なCRTコントロール回路と、外部ビデオ信
号とCRTコントロール回路からのビデオ出力信
号とを合成する合成回路を備えて画面制御する場
合において、外部同期動作と自走動作との切換え
時に発生するシヨツクノイズを防止した画像制御
方法を提供することを目的とする。
The present invention has been made in view of the above, and includes a CRT control circuit that can switch between operation synchronized with an external video signal and free-running operation, and a synthesis circuit that synthesizes the external video signal and a video output signal from the CRT control circuit. An object of the present invention is to provide an image control method that prevents shock noise that occurs when switching between an externally synchronized operation and a self-propelled operation when controlling a screen using an externally synchronized operation.
第１図は本発明方法を適用した一実施例のブロ
ツク図である。
FIG. 1 is a block diagram of an embodiment to which the method of the present invention is applied.
１はマイクロコンピユータである。マイクロコ
ンピユータ１はアドレスバスおよびデータバス２
を介してCRTコントロール回路３、同期タイミ
ングレジスタ４および合成回路５に接続してあ
る。 1 is a microcomputer. Microcomputer 1 has address bus and data bus 2
It is connected to a CRT control circuit 3, a synchronous timing register 4, and a synthesis circuit 5 via.
CRTコントロール回路３は外部同期動作と自
走動作との両方の動作を選択して行ないビデオ信
号８を生成し、同時に画像表示タイミング信号、
水平および垂直帰線タイミング信号９を生成し、
ビデオ信号８は合成回路５に供給して合成回路５
に供給される外部ビデオ信号１１と合成するよう
に構成してある。合成回路５からは合成ビデオ信
号１２を出力する。 The CRT control circuit 3 selects and performs both externally synchronized operation and free-running operation, generates a video signal 8, and simultaneously generates an image display timing signal,
generating horizontal and vertical retrace timing signals 9;
The video signal 8 is supplied to the combining circuit 5 and
The video signal is configured to be combined with an external video signal 11 supplied to the video signal. The composite circuit 5 outputs a composite video signal 12.
外部ビデオ信号１１は外部同期回路６に供給し
てあつて、外部同期回路６はCRTコントロール
回路３および同期タイミングレジスタ４に外部ビ
デオ信号１１との同期タイミングクロツクおよび
制御信号７を供給する。 The external video signal 11 is supplied to an external synchronization circuit 6, and the external synchronization circuit 6 supplies a synchronization timing clock with the external video signal 11 and a control signal 7 to the CRT control circuit 3 and the synchronization timing register 4.
信号７および９が供給された同期タイミングレ
ジスタ４はビデオ信号中の垂直帰線期間中に割込
み信号１０を発生しマイクロコンピユータ１に供
給する。 The synchronous timing register 4 to which the signals 7 and 9 are supplied generates an interrupt signal 10 and supplies it to the microcomputer 1 during the vertical retrace period of the video signal.
CRTコントロール回路３は、たとえば第２図
に示す如くクロツクパルス発生器３−1、クロツ
クパルス発生器３−1の出力と信号７とを入力と
してマイクロコンピユータ１からの切換信号によ
り自走動作モード指示がなされているときはクロ
ツクパスル発生器３−1の出力に、また外部同期
モード指示がなされているときは信号７に同期し
た出力３−3を出力するとともに、画像タイミン
グ信号すなわち垂直同期信号および水平同期信号
９を出力するタイミングコントローラ３−2、タ
イミングコントローラ３−2からの出力３−3を入
力してカウントする表示用アドレスカウンタ３−
４、マイクロコンピユータ１から供給されたアド
レスデータと表示用アドレスカウンタ３−4の出
力とを切換えるアドレス切換回路３−5、アドレ
ス切換回路３−5の出力がアドレスデータとして
供給され、かつマイクロコンピユータ１からのキ
ヤラクタ選択データが供給されるビデオRAM３
−6、ビデオRAM３−6内のキヤラクタジエネレ
ータからのデータをシリアルデータに変換する変
換器３−7、変換器３−7からのデータをビデオ信
号８に変換するビデオ信号生成回路３−8からな
つている。 For example, as shown in FIG. 2, the CRT control circuit 3 receives the clock pulse generator 3-1 , the output of the clock pulse generator 3-1 , and the signal 7 as inputs, and is instructed to perform a free-running operation mode by a switching signal from the microcomputer 1. When the external synchronization mode is specified, the output 3-3 synchronized with the clock pulse generator 3-1 is output, and when the external synchronization mode is specified, the output 3-3 synchronized with the signal 7 is output. 9, and a display address counter 3-2 that inputs and counts the output 3-3 from the timing controller 3-2 .
4 , an address switching circuit 3-5 that switches between the address data supplied from the microcomputer 1 and the output of the display address counter 3-4 ; the output of the address switching circuit 3-5 is supplied as address data; Video RAM 3 supplied with character selection data from
-6 , a converter 3-7 that converts data from the character generator in the video RAM 3-6 into serial data, a video signal generation circuit 3-8 that converts the data from the converter 3-7 into a video signal 8 ; It is made up of
また、マイクロコンピユータ１はデータバスを
通して、外部同期動作モードのときは外部ビデオ
信号１１の垂直同期信号または垂直帰線タイミン
グ信号を読み込み、自走動作モードのときは
CRTコントロール回路３中の同期信号を読み込
み、垂直帰線期間中に動作モードの切換えを行な
うようにしてある。 In addition, the microcomputer 1 reads the vertical synchronization signal or vertical retrace timing signal of the external video signal 11 through the data bus when in the external synchronization operation mode, and when in the free-running operation mode.
The synchronizing signal in the CRT control circuit 3 is read and the operation mode is switched during the vertical retrace period.
以上の如く構成された本発明の一実施例におい
て、CRTコントロール回路３は、第２図からも
あきらか如くマイクロコンピユータ１からもアク
セスされ、表示画像の更新等のときマイクロコン
ピユータ１からのアドレスデータがアドレス切換
回路３−5により選択され、かつデータバスに供
給されたキヤラクタ選択データがビデオRAM３
−6に供給されて表示画像の更新が行なわれる。 In one embodiment of the present invention configured as described above, the CRT control circuit 3 is also accessed from the microcomputer 1, as is clear from FIG. The character selection data selected by the address switching circuit 3-5 and supplied to the data bus is transferred to the video RAM 3.
−6 is supplied to update the displayed image.
表示画像の更新が行なわれず、かつ自走動作モ
ードが指示されているとき、内蔵のクロツクパル
ス発生器３−1の出力クロツクパルスに同期した
パルスが表示用アドレスカウンタ３−4に供給さ
れてカウントされ、このカウントデータがアドレ
ス切換回路３−5を介してビデオRAM３−6に供
給されてビデオRAM３−6内のキヤラクタジエネ
レータの出力が読み出されて、変換器３−7によ
つてシリアルデータに変換され、ビデオ信号生成
回路３−8でビデオ信号に変換されて合成回路５
に供給される。この場合のビデオ信号生成回路３
−8から出力されるビデオ信号の一列は第３図ｂ
に示す如くである。 When the display image is not updated and the free-running operation mode is instructed, pulses synchronized with the output clock pulses of the built-in clock pulse generator 3-1 are supplied to the display address counter 3-4 and counted. This count data is supplied to the video RAM 3-6 via the address switching circuit 3-5 , the output of the character generator in the video RAM 3-6 is read out, and converted into serial data by the converter 3-7 . The signal is converted into a video signal by the video signal generation circuit 3-8 and then sent to the synthesis circuit 5.
is supplied to Video signal generation circuit 3 in this case
- A line of video signals output from 8 is shown in Figure 3b.
As shown.
また外部同期動作モードでは、外部同期回路６
で生成された、外部ビデオ信号１１中の同期信号
に同期したクロツク信号および制御信号７により
CRTコントロール回路３は動作し、CRTコント
ロール回路３からのビデオ信号は合成回路５を介
して出力される。ここで外部ビデオ信号１１の波
形は第３図ａに示す如くであり、第３図ｂに示し
た自走動作モードのときのビデオ信号とは同期し
ていない。しかるに第３図ｂに示したCTRコン
トロール回路３から出力されるビデオ信号の同期
周期を僅かに短かく設定しておき、合成回路５に
おける合成時に外部ビデオ信号１１の同期信号に
合せてタイミングを僅かに遅らせて、互に静止さ
せる。これは具体的にはタイミングコントローラ
３−2のクロツクを停止することにより容易に行
なえる。 In addition, in the external synchronization operation mode, the external synchronization circuit 6
The clock signal and control signal 7 synchronized with the synchronization signal in the external video signal 11 generated by
The CRT control circuit 3 operates, and the video signal from the CRT control circuit 3 is outputted via the synthesis circuit 5. Here, the waveform of the external video signal 11 is as shown in FIG. 3a, and is not synchronized with the video signal in the free running mode shown in FIG. 3b. However, the synchronization period of the video signal output from the CTR control circuit 3 shown in FIG. delay and make each other stand still. Specifically, this can be easily done by stopping the clock of the timing controller 3-2 .
また、ビデオ信号がカラービデオ信号の場合に
は加えてバーストキヤリヤとタイミングコントロ
ーラ３−2のクロツクとの同期をとり色相をも合
せる。 In addition, when the video signal is a color video signal, the burst carrier and the clock of the timing controller 3-2 are synchronized to match the hue.
また、外部同期動作モードと自走動作モードと
の切換えはマイクロコンピユータ１により、自走
動作モード中は自走モード中における垂直帰線期
間に行なわれ、外部同期動作モード中は外部同期
動作モード中における垂直帰線期間に行なわれ、
同期タイミングレジスタ４からの割り込み信号の
発生による割り込み処理の中で行なわれる。この
結果、CRTの表示画像の乱れはなく、切換え時
のシヨツクノイズが画像に表われることはなくな
る。 In addition, switching between the external synchronous operation mode and the free-running operation mode is performed by the microcomputer 1 during the vertical retrace period during the free-running operation mode, and during the external synchronous operation mode, the switching between the external synchronous operation mode and the free-running operation mode is performed by the microcomputer 1. is carried out during the vertical retrace period,
This is performed during interrupt processing due to generation of an interrupt signal from the synchronous timing register 4. As a result, there is no disturbance in the CRT display image, and shock noise at the time of switching does not appear on the image.
本発明によれば外部同期動作モードで自走動作
モードとの切換えは垂直帰線期間内で行なわれる
ために、切換え時に発生するシヨツクノイズによ
り画像が乱されることはなくなる。
According to the present invention, since switching between the externally synchronized operation mode and the free-running operation mode is performed within the vertical retrace period, the image is not disturbed by shock noise generated at the time of switching.
第１図は本発明方法を適用した一実施例のブロ
ツク図、第２図はCRTコントロール回路の構成
を示すブロツク図、第３図は第２図に示した
CRTコントロール回路の作用の説明に供する波
形図である。
１……マイクロコンピユータ、３……CRTコ
ントロール回路、４……同期タイミングレジス
タ、５……合成回路、６……外部同期回路。
Figure 1 is a block diagram of an embodiment to which the method of the present invention is applied, Figure 2 is a block diagram showing the configuration of a CRT control circuit, and Figure 3 is the same as shown in Figure 2.
FIG. 3 is a waveform diagram for explaining the operation of the CRT control circuit. 1...Microcomputer, 3...CRT control circuit, 4...Synchronization timing register, 5...Synthesis circuit, 6...External synchronization circuit.
Claims (1)
して動作する自走動作と外部ビデオ信号に同期し
て動作する外部同期動作とを選択可能に構成され
たCRTコントロール回路と、外部ビデオ信号と
CRTコントロール回路から出力されたビデオ信
号とを合成する合成回路と、CRTコントロール
回路の自走動作と外部同期動作とを切換制御する
制御手段とを備えた画面制御方法において、
CRTコントロール回路から出力されたビデオ信
号の垂直帰線期間または外部ビデオ信号の垂直帰
線期間を検出し、外部同期動作への切換えは
CRTコントロール回路からのビデオ信号の垂直
帰線期間中に行ない、自走動作への切換えは外部
ビデオ信号の垂直帰線期間中に行うことを特徴と
する画面制御方法。1 A CRT control circuit configured to allow selection of free-running operation that operates in synchronization with the output of the built-in clock pulse generator and external synchronization operation that operates in synchronization with the external video signal, and
A screen control method comprising: a synthesis circuit for synthesizing a video signal output from a CRT control circuit; and a control means for controlling switching between free-running operation and external synchronization operation of the CRT control circuit.
Detects the vertical blanking period of the video signal output from the CRT control circuit or the vertical blanking period of the external video signal, and switches to external synchronization operation.
A screen control method characterized in that switching to free-running operation is performed during a vertical retrace period of a video signal from a CRT control circuit, and switching to free-running operation is performed during a vertical retrace period of an external video signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057444A JPS60202480A (en) | 1984-03-27 | 1984-03-27 | Screen control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057444A JPS60202480A (en) | 1984-03-27 | 1984-03-27 | Screen control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60202480A JPS60202480A (en) | 1985-10-12 |
| JPH0346828B2 true JPH0346828B2 (en) | 1991-07-17 |
Family
ID=13055827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057444A Granted JPS60202480A (en) | 1984-03-27 | 1984-03-27 | Screen control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60202480A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715179B2 (en) * | 1990-07-30 | 1998-02-18 | 三菱電機株式会社 | Microcomputer |
| JP4984630B2 (en) * | 2006-04-28 | 2012-07-25 | ヤマハ株式会社 | Video signal converter |
-
1984
- 1984-03-27 JP JP59057444A patent/JPS60202480A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60202480A (en) | 1985-10-12 |
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