JPH0348544B2 - - Google Patents
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- Publication number
- JPH0348544B2 JPH0348544B2 JP56010017A JP1001781A JPH0348544B2 JP H0348544 B2 JPH0348544 B2 JP H0348544B2 JP 56010017 A JP56010017 A JP 56010017A JP 1001781 A JP1001781 A JP 1001781A JP H0348544 B2 JPH0348544 B2 JP H0348544B2
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- JP
- Japan
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- access
- memory access
- control device
- memory
- control
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は付加プロセツサ（サービスプロセツサ
SVPと称す）を有するシステムにおいて、メモ
リアクセス制御装置（MCUと称す）の内部状態
をSVPから変更するときに、アクセス元からの
アクセスを禁止する方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides an additional processor (service processor).
This invention relates to a method for prohibiting access from an access source when changing the internal state of a memory access control unit (referred to as MCU) from SVP in a system having an SVP (referred to as SVP).
一般にMCUにはシステム構成制御機能があり、
例えば主記憶装置に増設ユニツトを追加接続した
り、チヤネルの接続台数を増減したりする場合、
その構成制御情報を変更してやることが必要とな
る。このようなMCUの内部情報の変更はSVPに
よつて行なわれるが、変更が完了するまでの間は
アクセスを禁止する必要がある。従来のアクセス
禁止制御は以下の如くであつた。 Generally, MCUs have system configuration control functions.
For example, when connecting an additional expansion unit to the main storage device or increasing or decreasing the number of connected channels,
It is necessary to change the configuration control information. Such changes to the internal information of the MCU are performed by the SVP, but access must be prohibited until the changes are completed. Conventional access prohibition control was as follows.
(1) 中央処理装置（CPU）ではSVPによつてス
トツプ状態とされてメモリアクセスを禁止とす
る。(1) The central processing unit (CPU) is placed in a stop state by SVP and memory access is prohibited.
(2) チヤネルプロセツサ（CHP）ではSVPから
のストツプ指示にもとづいて、Ｉ／Ｏ動作の終
了をソフトウエアで認識した後メモリアクセス
を禁止するか、またはソフトウエアによつて
Ｉ／Ｏ装置に関する制御情報を強制的にクリア
してＩ／Ｏ動作を中断させる等によつてメモリ
アクセスを禁止する。(2) In the channel processor (CHP), based on the stop instruction from the SVP, after the software recognizes the end of the I/O operation, it prohibits memory access, or the software Memory access is prohibited by forcibly clearing control information and interrupting I/O operations.
(3) そしてSVPはMCUに保留されているアクセ
ス要求がすべて完了するまで待つてから、
MCUの内部情報の要求を行ない、その後メモ
リアクセスの禁止状態を解除する。(3) Then, the SVP waits until all access requests pending in the MCU are completed, and then
Requests the internal information of the MCU, and then releases the memory access inhibition state.
このような従来方式では、アクセス元装置を止
めてしまうため処理の中断を生じる。またCHP
のソフトがＩ／Ｏ動作の停止を制御する必要があ
り、ソフトの負担が増える、等の欠点がある。本
発明はこのような問題を解決することを目的とす
る。 In such a conventional method, processing is interrupted because the access source device is stopped. Also CHP
There are drawbacks such as the need for software to control stopping of I/O operations, which increases the burden on the software. The present invention aims to solve such problems.
一般にメモリアクセスのインタフエースは第１
図のタイムチヤートに示されるようになつてい
る。アクセス元（例えばCHP）からアクセス要
求（REQ）を出すとMCU側では他のアクセス元
（他のCHPやCPU）との優先順位処理をしたの
ち、そのREQを受付けたときはアクセプト
ACPTをCHPに返送する。ACPTを受けると、
CHPはREQを落とすとともに時間監視を開始す
る。一方MCUでは主記憶をアクセスし、そのア
クセスが終了すると完了信号COMPをCHPに送
出する。CHPは所定時間内にCOMPが来ればア
クセス完了とみなし、また所定時間内にCOMP
が来ないときはエラーとみなすようにしている。
またREQを出してもACPTが返つて来ないとき
はACPTが返るまでREQを出し続ける。 Generally, the memory access interface is the first
It is as shown in the time chart in the figure. When an access source (for example, a CHP) issues an access request (REQ), the MCU performs priority processing with other access sources (other CHPs or CPUs), and then accepts the REQ.
Return ACPT to CHP. When you take ACPT,
CHP drops REQ and starts time monitoring. On the other hand, the MCU accesses the main memory, and when the access is completed, sends a completion signal COMP to the CHP. CHP considers access complete if COMP arrives within a predetermined time;
If it does not come, it is treated as an error.
Also, if ACPT is not returned even after issuing REQ, continue issuing REQ until ACPT is returned.
本発明はこのような信号のやりとりを利用して
ハード的にアクセス禁止を制御するものである。
第２図は一般的なシステム構成を示すシステムブ
ロツク図、第３図は本発明の一実施例における
MCUの主要部を示す回路ブロツク図である。第
２図でCHP０〜CHP２，CPUはアクセス元装置
であるチヤネルプロセツサ及び中央処理装置、
MCUはメモリアクセス制御装置、MSUは主記憶
装置、SVPはサービスプロセツサである。 The present invention utilizes such signal exchange to control access prohibition using hardware.
FIG. 2 is a system block diagram showing a general system configuration, and FIG. 3 is a system block diagram showing an example of the present invention.
FIG. 2 is a circuit block diagram showing the main parts of the MCU. In Figure 2, CHP0 to CHP2, CPU are the channel processors and central processing units that are access source devices,
MCU is a memory access control unit, MSU is a main storage unit, and SVP is a service processor.
第３図はMCU内の本発明に直接関係する部分
のみ示している。CFR０，CFR１，……は構成
制御レジスタで、各CHP及びCPU対応に存在し、
SVPからオン・オフされる。CFRがオンとなつ
ている場合にのみそこに接続された装置のメモリ
アクセスが可能となる。本発明ではさらに制御用
のフリツプフロツプCFFを追加し、ANDゲート
９，１１……にてCFR０，CFR１……の出力を
ゲートすることにより、SVPがMCUの内部情報
を変更したいときはCFFをオンとするのみで、
すべてのアクセス元からのREQ信号は禁止され、
アクセス元にACPT信号が返ることはない。 FIG. 3 shows only the parts of the MCU that are directly related to the present invention. CFR0, CFR1, ... are configuration control registers, which exist for each CHP and CPU.
Turned on and off by SVP. Only when CFR is turned on, memory access of devices connected to it is possible. In the present invention, a flip-flop CFF for control is further added, and the outputs of CFR0, CFR1... are gated by AND gates 9, 11..., so that when the SVP wants to change the internal information of the MCU, the CFF is turned on. Just by doing
REQ signals from all access sources are prohibited and
No ACPT signal is returned to the access source.
尚、本発明においてもMCU中に保留されてい
るアクセス要求がすべて完了するまで待つてから
MCU内部情報の変更を行うことはいうまでもな
い。 In addition, in the present invention, wait until all access requests pending in the MCU are completed.
Needless to say, the MCU internal information is changed.
又、第３図では各アクセス元装置とMCUとの
インタフエースとしてREQとACPTのみ書いて
あるが、実際にはこれ以外に多数の信号線があ
り、CFR０，CFR１……の出力でこれらの信号
線がゲートされていること（図のANDゲート１
０，１２相当）もいうまでもない。そして本発明
によるANDゲート９，１１はアクセス要求信号
REQについてのみ挿入され、それ以外のインタ
フエース線には挿入されないようにし、インタフ
エースは正常に接続されていて、アクセス元装置
にとつてはREQが待たされている状態に、又
MCUにとつてはREQが来ていない状態に見せる
ようにするものである。 Also, in Figure 3, only REQ and ACPT are shown as the interface between each access source device and the MCU, but in reality there are many other signal lines, and these signals are output from CFR0, CFR1... The line is gated (AND gate 1 in the figure)
0.12 equivalent) needless to say. AND gates 9 and 11 according to the present invention provide access request signals.
It is inserted only for REQ and not inserted into other interface lines, so that the interface is connected normally and the access source device is in a state where REQ is waiting.
For the MCU, this is to make it appear as if no REQ has been received.
本発明によれば各アクセス元ではメモリアクセ
スを要しない処理は全く平常通りに行なうことが
でき、仮りにメモリアクセスを生じても通常のア
クセス競合時に待たされる場合と全く同様にみな
すことができるので、MCU内部情報変更に際し
て何ら特別な処理をする必要がない。従つて
SVP及びアクセス元装置の制御が簡単になり、
かつ不必要に停止させられることがないのでシス
テム全体の効率が向上する。 According to the present invention, each access source can perform processing that does not require memory access as usual, and even if a memory access occurs, it can be treated in exactly the same way as when it is forced to wait during a normal access conflict. , there is no need to perform any special processing when changing the MCU internal information. Accordingly
Controlling SVP and access source devices becomes easier,
In addition, since there is no need to stop the system unnecessarily, the efficiency of the entire system is improved.
第１図、第２図は一般的なデータ処理システム
のメモリアクセス・タイムチヤート及びシステム
ブロツク図、第３図は本発明による一実施例に基
づくMCU中の主要部を示すブロツク図である。
第３図においてCHP０，CHP１……はアクセス
元装置であるチヤネルプロセツサ、SVPは付加
プロセツサであるサービスプロセツサ、MCUは
メモリアクセス制御装置、CFR０，CFR１……
は構成制御レジスタ、CFFは本発明により設け
られた制御フリツプフロツプ、１〜８はフリツプ
フロツプ、９〜１２はANDゲートである。
1 and 2 are memory access time charts and a system block diagram of a general data processing system, and FIG. 3 is a block diagram showing the main parts of an MCU based on an embodiment of the present invention.
In FIG. 3, CHP0, CHP1... are channel processors that are access source devices, SVP is a service processor that is an additional processor, MCU is a memory access control device, CFR0, CFR1...
is a configuration control register, CFF is a control flip-flop provided according to the present invention, 1-8 are flip-flops, and 9-12 are AND gates.
Claims (1)
複数のアクセス元装置と、付加プロセツサとを有
し、上記各アクセス元装置はメモリアクセス制御
装置に対してアクセス要求を発し、メモリアクセ
ス制御装置で該アクセス要求が受付けられてアク
セプト信号が返送されるのを待つてアクセス動作
を行うように構成されるとともに、上記メモリア
クセス制御装置には各アクセス元装置対応にその
アクセス元装置の接続状態を表示する構成制御レ
ジスタを備えたデータ処理システムにおいて、 上記メモリアクセス制御装置中に、上記構成制
御レジスタとは別に、上記付加プロセツサから任
意にオン・オフできる制御フリツプフロツプを設
け、 上記メモリアクセス制御装置は該制御フリツプ
フロツプがオフで且つ、各アクセス元装置に対応
した前記構成制御レジスタがメモリアクセス制御
装置に接続されていることを示すときは、接続さ
れていることを示す構成制御レジスタに対応する
アクセス元装置からのアクセス要求を受付けるよ
うにし、 上記制御フリツプフロツプがオンのときには、
前記構成制御レジスタの状態に係わらず、すべて
のアクセス元装置からのアクセス要求の受付を禁
止するようにしたことを特徴とするメモリアクセ
ス制御方式。[Claims] 1. A memory device, a memory access control device,
It has a plurality of access source devices and an additional processor, and each of the access source devices issues an access request to a memory access control device, and the memory access control device accepts the access request and returns an accept signal. In the data processing system, the memory access control device is configured to perform an access operation after waiting for the access source device, and the memory access control device is provided with a configuration control register that displays the connection status of the access source device for each access source device. The memory access control device is provided with a control flip-flop that can be turned on and off at will from the additional processor, in addition to the configuration control register, and the memory access control device is configured to handle each access source device while the control flip-flop is off. When the configuration control register that has been connected indicates that it is connected to a memory access control device, the control flip-flop When on,
A memory access control method characterized in that reception of access requests from all access source devices is prohibited regardless of the state of the configuration control register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56010017A JPS57123463A (en) | 1981-01-26 | 1981-01-26 | Memory access control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56010017A JPS57123463A (en) | 1981-01-26 | 1981-01-26 | Memory access control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123463A JPS57123463A (en) | 1982-07-31 |
| JPH0348544B2 true JPH0348544B2 (en) | 1991-07-24 |
Family
ID=11738620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56010017A Granted JPS57123463A (en) | 1981-01-26 | 1981-01-26 | Memory access control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57123463A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003030167A (en) * | 2001-04-27 | 2003-01-31 | Internatl Business Mach Corp <Ibm> | Atomic ownership change operation for input/output bridge device in clustered computer system |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940365A (en) * | 1982-08-31 | 1984-03-06 | Toshiba Corp | Disk record reproducer |
| JPS603774A (en) * | 1983-06-22 | 1985-01-10 | Nec Corp | System controller |
| JPH0750457B2 (en) * | 1984-09-10 | 1995-05-31 | 富士通株式会社 | Key-lock control method for memory device |
| JPS6365553A (en) * | 1986-09-05 | 1988-03-24 | Fujitsu Ltd | Reliability securing system for input/output device constitution control data |
-
1981
- 1981-01-26 JP JP56010017A patent/JPS57123463A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003030167A (en) * | 2001-04-27 | 2003-01-31 | Internatl Business Mach Corp <Ibm> | Atomic ownership change operation for input/output bridge device in clustered computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57123463A (en) | 1982-07-31 |
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