JPH0348599B2 - - Google Patents
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- JPH0348599B2 JPH0348599B2 JP59051861A JP5186184A JPH0348599B2 JP H0348599 B2 JPH0348599 B2 JP H0348599B2 JP 59051861 A JP59051861 A JP 59051861A JP 5186184 A JP5186184 A JP 5186184A JP H0348599 B2 JPH0348599 B2 JP H0348599B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- row decoder
- decoder circuit
- signal
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置の冗長回路、特に高
集積の半導体記憶装置に適したレーザ・プログラ
ム方式の冗長回路に関するものである。
集積の半導体記憶装置に適したレーザ・プログラ
ム方式の冗長回路に関するものである。
半導体記憶装置の冗長回路として第１図及び第
２図に示されているものが知られている。第１図
は、半導体記憶装置の行すなわちワード線を選択
するための行デコーダ回路である。１ａ，１ｂ，
１ｃ，１ｄはリンク素子であり、これらリンク素
子につながるワード線WLL（ｎ）、WLL（ｎ＋１）、
WLR（ｎ）、WLR（ｎ＋１）で選択されるメモリ・
セルに不良があれば、そのリンク素子をレーザ・
ビームで溶断し、その不良メモリ・セルを選択す
るワード線を非選択にする。２は行デコーダ回路
の出力線路である。第２図は、スペアの行デコー
ダ回路で、不良メモリ・セルに応じて非選択にし
たワード線につながる行デコーダ回路と置換する
ための回路である。スペアの行デコーダ回路に
は、A1、1〜Ao-1、o-1の２（ｎ−１）本のす
べてのアドレス信号が入力されており、置換を行
なわないときは必ず非選択になる様になつてい
る。置換は、不良メモリ・セルのアドレスに応じ
て、A1か1かどちらか、…，Ao-1かo-1かどち
らかの（ｎ−１）本のリンク素子をレーザ・ビー
ムで溶断して、不良メモリ・セルに応じて非選択
にしたワード線につながる行デコーダ回路と同じ
アドレスを実現することで行なう。このスペアの
行デコーダ回路には、第１図の行デコーダ回路と
同様、ワード線につながるリンク素子１ｉ〜１ｌ
が設けられている。
２図に示されているものが知られている。第１図
は、半導体記憶装置の行すなわちワード線を選択
するための行デコーダ回路である。１ａ，１ｂ，
１ｃ，１ｄはリンク素子であり、これらリンク素
子につながるワード線WLL（ｎ）、WLL（ｎ＋１）、
WLR（ｎ）、WLR（ｎ＋１）で選択されるメモリ・
セルに不良があれば、そのリンク素子をレーザ・
ビームで溶断し、その不良メモリ・セルを選択す
るワード線を非選択にする。２は行デコーダ回路
の出力線路である。第２図は、スペアの行デコー
ダ回路で、不良メモリ・セルに応じて非選択にし
たワード線につながる行デコーダ回路と置換する
ための回路である。スペアの行デコーダ回路に
は、A1、1〜Ao-1、o-1の２（ｎ−１）本のす
べてのアドレス信号が入力されており、置換を行
なわないときは必ず非選択になる様になつてい
る。置換は、不良メモリ・セルのアドレスに応じ
て、A1か1かどちらか、…，Ao-1かo-1かどち
らかの（ｎ−１）本のリンク素子をレーザ・ビー
ムで溶断して、不良メモリ・セルに応じて非選択
にしたワード線につながる行デコーダ回路と同じ
アドレスを実現することで行なう。このスペアの
行デコーダ回路には、第１図の行デコーダ回路と
同様、ワード線につながるリンク素子１ｉ〜１ｌ
が設けられている。
次に、行デコーダ回路の動作を第３図ａ〜ｈの
波形図を用いて説明する。信号が高レベル
10の期間にすべての行デコーダ回路のプリチヤー
ジが行なわれる。信号が低レベル11になつ
た後に入力アドレス信号Ao、oが高レベル12と
なり、選択された行デコーダ回路の出力線路２は
選択レベル18に保持される。選択された行デコー
ダ回路を除くすべての行デコーダ回路の出力線路
２は放電され、非選択レベル19になる。選択され
た行デコーダ回路においては、出力線路２が選択
レベル18を保持しており、サブ・デコード信号
RX0，RX1は、ワード線駆動信号RXの低レベル
14あるいは高レベル15に応じて、低レベル16ある
いは高レベル17となり、行デコーダ回路の左右の
ワード線WLを駆動し、そのワード線WLを非選
択レベル20あるいは選択レベル21とする。
信号は、行デコーダ回路とワード線とを切り離す
ための信号である。RQ信号は非選択のワード線
をアースにクランプするための信号である。
波形図を用いて説明する。信号が高レベル
10の期間にすべての行デコーダ回路のプリチヤー
ジが行なわれる。信号が低レベル11になつ
た後に入力アドレス信号Ao、oが高レベル12と
なり、選択された行デコーダ回路の出力線路２は
選択レベル18に保持される。選択された行デコー
ダ回路を除くすべての行デコーダ回路の出力線路
２は放電され、非選択レベル19になる。選択され
た行デコーダ回路においては、出力線路２が選択
レベル18を保持しており、サブ・デコード信号
RX0，RX1は、ワード線駆動信号RXの低レベル
14あるいは高レベル15に応じて、低レベル16ある
いは高レベル17となり、行デコーダ回路の左右の
ワード線WLを駆動し、そのワード線WLを非選
択レベル20あるいは選択レベル21とする。
信号は、行デコーダ回路とワード線とを切り離す
ための信号である。RQ信号は非選択のワード線
をアースにクランプするための信号である。
従来の半導体記憶装置の冗長回路は以上のよう
に構成されているので、第１図に示されるよう
に、不良メモリ・セルに応じたワード線を切り離
し非選択にするためのリンク素子１ａ〜１ｂは、
ワード線１本ごとに必要なためにその分布密度が
大となり、例えば256KGビツト以上の高集積半
導体記憶装置においては、レーザ・ビームの位置
精度やビーム径に対する要求がきびしくなり、実
際上実現が不可能になるという欠点があつた。
に構成されているので、第１図に示されるよう
に、不良メモリ・セルに応じたワード線を切り離
し非選択にするためのリンク素子１ａ〜１ｂは、
ワード線１本ごとに必要なためにその分布密度が
大となり、例えば256KGビツト以上の高集積半
導体記憶装置においては、レーザ・ビームの位置
精度やビーム径に対する要求がきびしくなり、実
際上実現が不可能になるという欠点があつた。
本発明は、このような欠点を除去するためにな
されたもので、レーザ・ビームの位置精度やビー
ム径に対する要求をゆるくできることにより、高
集積の半導体記憶装置に適した冗長回路を提供す
ることを目的としている。このような目的を達成
するために、本発明による半導体記憶装置の冗長
回路は、デコーダ回路を構成するアドレス入力論
理回路のプリチヤージ・パスに直列にリンク素子
を接続し、このリンク素子の溶断後、アドレス入
力論理回路が非選択状態となるように作用する手
段を設けたものである。
されたもので、レーザ・ビームの位置精度やビー
ム径に対する要求をゆるくできることにより、高
集積の半導体記憶装置に適した冗長回路を提供す
ることを目的としている。このような目的を達成
するために、本発明による半導体記憶装置の冗長
回路は、デコーダ回路を構成するアドレス入力論
理回路のプリチヤージ・パスに直列にリンク素子
を接続し、このリンク素子の溶断後、アドレス入
力論理回路が非選択状態となるように作用する手
段を設けたものである。
本発明の一実施例を第４図、第５図について説
明する。各図において第１図、第２図と同一部分
には同一符号を付してある。第４図は行デコーダ
回路であり、この行デコーダ回路は、出力線路２
をプリチヤージするトランジスタ３に直列にレー
ザ・ビームで溶断できるリンク素子１Ａを設けて
いる。また、ゲートにアドレス信号が入力され
る、出力線路２の放電用トランジスタT1〜To-1
（アドレス入力論理回路）のほかに、入力アドレ
ス信号のデコード完了後、出力線路２を低レベル
に保ち、プリチヤージ信号にて出力線路２が高レ
ベルとなるクランプ回路（ラツチ回路）４を設け
ている。このクランプ回路４は、ドレインが電源
線３２に、ゲートに信号の反転かつ遅延信
号であるRXXD信号が供給され、ソースが端子
５に接続されたトランジスタ６と、ドレインが行
デコーダ回路の出力線路２に、ゲートが端子５
に、ソースがアース３３に接続されたトランジス
タ７と、ドレインが端子５に、ゲートが出力線路
２に、ソースがアース３３に接続されたトランジ
スタ８とで構成されている。３１は、出力線路２
を充電するためのプリチヤージ・パスである。な
お、当然のことながら、ワード線のリンク素子は
ない。
明する。各図において第１図、第２図と同一部分
には同一符号を付してある。第４図は行デコーダ
回路であり、この行デコーダ回路は、出力線路２
をプリチヤージするトランジスタ３に直列にレー
ザ・ビームで溶断できるリンク素子１Ａを設けて
いる。また、ゲートにアドレス信号が入力され
る、出力線路２の放電用トランジスタT1〜To-1
（アドレス入力論理回路）のほかに、入力アドレ
ス信号のデコード完了後、出力線路２を低レベル
に保ち、プリチヤージ信号にて出力線路２が高レ
ベルとなるクランプ回路（ラツチ回路）４を設け
ている。このクランプ回路４は、ドレインが電源
線３２に、ゲートに信号の反転かつ遅延信
号であるRXXD信号が供給され、ソースが端子
５に接続されたトランジスタ６と、ドレインが行
デコーダ回路の出力線路２に、ゲートが端子５
に、ソースがアース３３に接続されたトランジス
タ７と、ドレインが端子５に、ゲートが出力線路
２に、ソースがアース３３に接続されたトランジ
スタ８とで構成されている。３１は、出力線路２
を充電するためのプリチヤージ・パスである。な
お、当然のことながら、ワード線のリンク素子は
ない。
第５図のスペアの行デコーダ回路は、従来回路
の第２図からワード線のリンク素子を除いたもの
と同じである。
の第２図からワード線のリンク素子を除いたもの
と同じである。
次に、このデコーダ回路の動作を第６図ａ〜ｊ
の波形図を用いて説明する。なお、第６図におい
て、第３図と同一部分には同一符号が付してあ
る。図中の破線は、不良メモリ・セルにつながる
行デコーダ回路のリンク素子１Ａを溶断した後の
動作波形である。
の波形図を用いて説明する。なお、第６図におい
て、第３図と同一部分には同一符号が付してあ
る。図中の破線は、不良メモリ・セルにつながる
行デコーダ回路のリンク素子１Ａを溶断した後の
動作波形である。
まず、不良メモリ・セルが発見されるとリンク
素子１Ａを溶断し、行デコーダ回路のプリチヤー
ジ・パス３１を除去する。この不良メモリ・セル
につながる行デコーダ回路の出力線路２は、充電
パスがないので非選択レベル18を保ち、その結果
ワード線は、必ず非選択レベル20になる。又、
RXDD信号が低レベル22から高レベル23になる
とトランジスタ６がオン状態になり、クランプ回
路４は端子５を高レーベル25に保つ。この状態
は、電源電圧が切れるまで続く。その結果、トラ
ンジスタ７がオン状態になつて、行デコーダ回路
の出力線路２が常に非選択レベル18に保たれるの
で、行デコーダ回路の入力アドレス信号Ao、o
が低レベル13のとき、サブ・デコード信号RX0，
RX1の高レベル16により、トランジスタの容量結
合を通して出力線路２の電位が上昇することが防
止される。
素子１Ａを溶断し、行デコーダ回路のプリチヤー
ジ・パス３１を除去する。この不良メモリ・セル
につながる行デコーダ回路の出力線路２は、充電
パスがないので非選択レベル18を保ち、その結果
ワード線は、必ず非選択レベル20になる。又、
RXDD信号が低レベル22から高レベル23になる
とトランジスタ６がオン状態になり、クランプ回
路４は端子５を高レーベル25に保つ。この状態
は、電源電圧が切れるまで続く。その結果、トラ
ンジスタ７がオン状態になつて、行デコーダ回路
の出力線路２が常に非選択レベル18に保たれるの
で、行デコーダ回路の入力アドレス信号Ao、o
が低レベル13のとき、サブ・デコード信号RX0，
RX1の高レベル16により、トランジスタの容量結
合を通して出力線路２の電位が上昇することが防
止される。
一方、良メモリ・セルにつながる行デコーダ回
路についても、入力アドレス信号Ao、oのデコ
ード完了後、RXDD信号によりクランプ回路４
の端子５は、低レベル24から高レベル25となるた
め行デコーダ回路の出力線路２は低レベル18とな
つて非選択状態となるが、信号によりプリ
チヤージされると、端子５の電圧はトランジスタ
８を通して放電されるためトランジスタ７はオフ
となり、出力線路２は高レベル19に保たれてデコ
ード可能状態となり、再び入力アドレス信号のデ
コードが行なわれる。RXDD信号の発生は、
RXD信号の反転かつ遅延で行なわれる。すなわ
ち、行デコーダ回路とワード線が完全に切り離さ
れた後にRXDD信号は発生するので、入力アド
レス信号のミスデコードはあり得ない。第５図に
示されたスペアの行デコーダ回路において他の行
デコーダ回路を置換する方法は、従来の場合と同
様である。
路についても、入力アドレス信号Ao、oのデコ
ード完了後、RXDD信号によりクランプ回路４
の端子５は、低レベル24から高レベル25となるた
め行デコーダ回路の出力線路２は低レベル18とな
つて非選択状態となるが、信号によりプリ
チヤージされると、端子５の電圧はトランジスタ
８を通して放電されるためトランジスタ７はオフ
となり、出力線路２は高レベル19に保たれてデコ
ード可能状態となり、再び入力アドレス信号のデ
コードが行なわれる。RXDD信号の発生は、
RXD信号の反転かつ遅延で行なわれる。すなわ
ち、行デコーダ回路とワード線が完全に切り離さ
れた後にRXDD信号は発生するので、入力アド
レス信号のミスデコードはあり得ない。第５図に
示されたスペアの行デコーダ回路において他の行
デコーダ回路を置換する方法は、従来の場合と同
様である。
なお、上記実施例では、行の冗長回路について
示したが、列の冗長回路にも適用できることは言
うまでもない。
示したが、列の冗長回路にも適用できることは言
うまでもない。
以上述べたように、本発明は、例えばプリチヤ
ージ・パスにリンク素子を接続しラツチ回路を設
けた場合、プリチヤージ・パスを除去するリンク
素子、及び不良メモリ・セルに対しては出力線路
をGNDにラツチし、良メモリ・セルに対しては
未デコード時のプリチヤージによりラツチを解除
するようにしたので、ワード線毎にリンク素子を
設けた従来例と比較してレーザ・ビームで溶断す
べき素子が疎となる。このことによりレーザ・ビ
ームの位置精度やビーム径に対する制限がゆるく
なり、レーザ・プログラム方式の冗長回路が高集
積半導体記憶装置においても使用可能となり、動
作速度も損なわないという効果がある。又、リン
ク素子が疎となるので、リンク素子自体のレイア
ウトも容易になり、更に、スペアのデコーダ回路
において、ワード線を接続するためのリンク素子
が不要となる。
ージ・パスにリンク素子を接続しラツチ回路を設
けた場合、プリチヤージ・パスを除去するリンク
素子、及び不良メモリ・セルに対しては出力線路
をGNDにラツチし、良メモリ・セルに対しては
未デコード時のプリチヤージによりラツチを解除
するようにしたので、ワード線毎にリンク素子を
設けた従来例と比較してレーザ・ビームで溶断す
べき素子が疎となる。このことによりレーザ・ビ
ームの位置精度やビーム径に対する制限がゆるく
なり、レーザ・プログラム方式の冗長回路が高集
積半導体記憶装置においても使用可能となり、動
作速度も損なわないという効果がある。又、リン
ク素子が疎となるので、リンク素子自体のレイア
ウトも容易になり、更に、スペアのデコーダ回路
において、ワード線を接続するためのリンク素子
が不要となる。
第１図は従来の行デコーダ回路図、第２図は従
来のスペアの行デコーダ回路図、第３図は従来の
冗長回路の動作を示す波形図、第４図は本発明の
一実施例を示す行デコーダ回路図、第５図は本発
明の一実施例を示すスペアの行デコーダ回路図、
第６図は本発明の一実施例の冗長回路の動作を示
す波形図である。 １ａ〜１ｌ，１Ａ……リンク素子、２……出力
線路、３，６〜８，T1〜To-1……トランジスタ、
４……クランプ回路、５……端子、３１……プリ
チヤージ・パス。
来のスペアの行デコーダ回路図、第３図は従来の
冗長回路の動作を示す波形図、第４図は本発明の
一実施例を示す行デコーダ回路図、第５図は本発
明の一実施例を示すスペアの行デコーダ回路図、
第６図は本発明の一実施例の冗長回路の動作を示
す波形図である。 １ａ〜１ｌ，１Ａ……リンク素子、２……出力
線路、３，６〜８，T1〜To-1……トランジスタ、
４……クランプ回路、５……端子、３１……プリ
チヤージ・パス。
Claims (1)
- 【特許請求の範囲】 １ フユーズ等のリンク素子を溶断することによ
りデコーダ回路を非活性化する半導体記憶装置に
おいて、前記デコーダ回路を構成するアドレス入
力論理回路のプリチヤージ・パスに直列に前記リ
ンク素子を接続し、このリンク素子の溶断後、前
記アドレス入力論理回路が非選択状態となるよう
に作用する手段を設けたことを特徴とする半導体
記憶装置の冗長回路。 ２ アドレス入力論理回路が非選択状態になるよ
うに作用する手段は、ラツチ回路であることを特
徴とする特許請求の範囲第１項記載の半導体記憶
装置の冗長回路。 ３ ラツチ回路は、入力アドレス信号のデコード
完了後アドレス入力論理回路を非選択状態に保
ち、未デコード時のプリチヤージによりアドレス
入力論理回路を選択状態にすることを特徴とする
特許請求の範囲第２項記載の半導体装置の冗長回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59051861A JPS60195797A (ja) | 1984-03-16 | 1984-03-16 | 半導体記憶装置の冗長回路 |
| US06/709,409 US4694432A (en) | 1984-03-16 | 1985-03-06 | Semiconductor memory device |
| DE8585301816T DE3582606D1 (de) | 1984-03-16 | 1985-03-15 | Halbleiterspeicheranordnung. |
| EP85301816A EP0155829B1 (en) | 1984-03-16 | 1985-03-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59051861A JPS60195797A (ja) | 1984-03-16 | 1984-03-16 | 半導体記憶装置の冗長回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60195797A JPS60195797A (ja) | 1985-10-04 |
| JPH0348599B2 true JPH0348599B2 (ja) | 1991-07-24 |
Family
ID=12898647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59051861A Granted JPS60195797A (ja) | 1984-03-16 | 1984-03-16 | 半導体記憶装置の冗長回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4694432A (ja) |
| EP (1) | EP0155829B1 (ja) |
| JP (1) | JPS60195797A (ja) |
| DE (1) | DE3582606D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0257120B1 (de) * | 1986-08-22 | 1992-06-10 | International Business Machines Corporation | Dekodierverfahren und -Schaltungsanordnung für einen redundanten CMOS-Halbleiterspeicher |
| US4855613A (en) * | 1987-05-08 | 1989-08-08 | Mitsubishi Denki Kabushiki Kaisha | Wafer scale integration semiconductor device having improved chip power-supply connection arrangement |
| JPH0758599B2 (ja) * | 1987-09-08 | 1995-06-21 | 日本電気株式会社 | 冗長セルを有する半導体記憶装置 |
| JP2690489B2 (ja) * | 1988-01-29 | 1997-12-10 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ装置 |
| JPH073754B2 (ja) * | 1988-03-08 | 1995-01-18 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0235699A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 化合物半導体メモリデバイス |
| US5128557A (en) * | 1989-05-22 | 1992-07-07 | Ncr Corporation | Clamping circuit for data transfer bus |
| US5321510A (en) * | 1989-11-13 | 1994-06-14 | Texas Instruments Incorporated | Serial video processor |
| JP2782948B2 (ja) * | 1990-11-16 | 1998-08-06 | 日本電気株式会社 | 半導体メモリ |
| KR0145223B1 (ko) * | 1995-04-24 | 1998-08-17 | 김광호 | 리던던시 기능을 가지는 반도체 메모리 장치 |
| US5835419A (en) * | 1996-03-01 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
| US6275426B1 (en) * | 1999-10-18 | 2001-08-14 | Netlogic Microsystems, Inc. | Row redundancy for content addressable memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685934A (en) * | 1979-12-14 | 1981-07-13 | Nippon Telegr & Teleph Corp <Ntt> | Control signal generating circuit |
| DE3028778C2 (de) * | 1980-07-29 | 1983-06-16 | Siemens AG, 1000 Berlin und 8000 München | Decodiereinrichtung |
| JPS58155593A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
| JPS58164099A (ja) * | 1982-03-25 | 1983-09-28 | Toshiba Corp | 半導体メモリ− |
| JPS58208998A (ja) * | 1982-05-28 | 1983-12-05 | Toshiba Corp | 半導体ｃｍｏｓメモリ |
| JPS59157892A (ja) * | 1983-02-28 | 1984-09-07 | Nec Corp | 冗長回路 |
| JPS60130000A (ja) * | 1983-12-15 | 1985-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1984
- 1984-03-16 JP JP59051861A patent/JPS60195797A/ja active Granted
-
1985
- 1985-03-06 US US06/709,409 patent/US4694432A/en not_active Expired - Lifetime
- 1985-03-15 EP EP85301816A patent/EP0155829B1/en not_active Expired
- 1985-03-15 DE DE8585301816T patent/DE3582606D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4694432A (en) | 1987-09-15 |
| JPS60195797A (ja) | 1985-10-04 |
| EP0155829B1 (en) | 1991-04-24 |
| EP0155829A3 (en) | 1987-09-30 |
| DE3582606D1 (de) | 1991-05-29 |
| EP0155829A2 (en) | 1985-09-25 |
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