JPH0348693B2

JPH0348693B2 -

Info

Publication number: JPH0348693B2
Application number: JP56173260A
Authority: JP
Inventors: Minoru Sasaki; Toshiharu Kamya
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-10-29
Filing date: 1981-10-29
Publication date: 1991-07-25
Also published as: JPS5875196A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、表示素子をマトリクス配列した表
示装置に関する。

（従来の技術）液晶その他の表示素子をマトリクス配列した表
示装置では、アドレスラインおよびデータライン
を順次走査するための走査パルスを発生する駆動
回路が必要である。このような駆動回路に用いら
れる走査パルス発生回路として、第１図に示す如
く複数段のシフトレジスタS₁，S₂…，Snを縦続
接続してなるシフトレジスタ列１の初段S₁のデー
タ入力端子にデータパルスDinを入力し、クロツ
クパルスCPによりこのデータパルスDinをシフト
レジスタ列をS₁→S₂…→Snと転送させることに
より、各段S₁，S₂…，Snの出力Q₁，Q₂，…Qnか
ら第２図に示すようにクロツクパルスCPに同期
した走査パルス２１，２２，…２ｎを発生させる
回路が知られている。

第１図において、データパルスDinはクロツク
パルスCPの１周期の間のみ“１”となる信号で
あり、他の期間はシフトレジスタ列１が転送動作
を行なつている間全て“０”となつている。一般
にシフトレジスタのようなロジツク回路では、デ
ータ入力の有無に関係なくクロツクパルスが入力
されると消費電力が大幅に増加する。従つて、第
１図の走査パルス発生回路ではｎの値が大きくな
ると、シフトレジスタ列１の各段S₁，S₂，…Sn
にデータパルスが与えられて出力Q₁，Q₂，…Qn
の各々が“１”になつている期間が１転送周期に
対して極めて僅かであるにもかかわらず、回路全
体としての消費電力はかなり大きくなる。特に大
型の液晶パネルを用いる方向にある昨今では、こ
のような問題は極めて重大である。

（発明が解決しようとする課題）このように従来の表示装置の駆動回路では、
各々のシフトレジスタにおける転送期間は僅かで
あるにもかかわらずクロツクパルスが常に入力さ
れるため、回路全体の消費電力が大きくなるとい
う問題があつた。

そこで、この発明の目的は低消費電力の表示装
置を提供することにある。

［発明の構成］（発明が解決するための手段）この発明は、複数段のシフトレジスタを縦続接
続してなるシフトレジスタ列と、このシフトレジ
スタ列内をクロツクパルスにより１個のデータパ
ルスを転送させて前記シフトレジスタ列の各段の
出力からクロツクパルスに同期した、表示素子を
マトリツクス配列した表示装置のアドレスライン
およびデータラインを順次走査するための走査パ
ルスを順次発生せしめる制御回路とを備えた表示
装置の駆動回路において、シフトレジスタ列を少
なくとも２以上のブロツクに分割したことと、制
御回路が外部から供給される制御信号に基づいて
シフトレジスタ列の各ブロツクに対し、転送動作
に必要な期間だけクロツクパルスを分配するよう
にしたことを特徴とする。

（作用）この発明では、シフトレジスタ列が少なくとも
２以上の複数のブロツクに分割され、かつその各
ブロツクは転送期間、すなわち各々の出力の走査
パルスを発生する期間のみクロツクパルスが与え
られるため、消費電力が必要最小限に低減され
る。

上記発明によれば、外部との接続端子は共通の
クロツクパルスと制御信号入力用の２つのみでよ
いため、複数に分割された駆動手段が縦続接続さ
れていても何等外部端子を増加させることなく、
また各駆動手段へのクロツクパルスの供給タイミ
ングも調整する必要もない。

（実施例）以下、本発明の実施例を図面を参照して詳述す
る。第３図は本発明を説明するための走査パルス
発生回路の基本構成を示すものである。同図に示
すようにシフトレジスタ列は複数のブロツク３
１，３２に分割され、更にこれらの各ブロツク３
１，３２に各々が転送動作するに必要な期間だけ
クロツクパルスCP₁，CP₂が個別に供給される構
成となつている。このようにすれば、消費電力を
シフトレジスタ列の分割ブロツク数分の１に低減
できる。つまり、シフトレジスタ列が複数のブロ
ツクに分割され、かつその各ブロツクは各々の出
力に走査パルスを発生する期間のみクロツクパル
スが与えられるため、消費電力を効果的に低減で
きるのである。

この実施例の場合、データパルスDinのほかに
分割ブロツク数と同数種のクロツクパルスを外部
から導入する必要があるため、集積回路化した場
合引出しピン数が増え、コスト面および信頼性の
点で若干不利となる。

そこで次に、集積回路化した場合に有効な本発
明の第１の実施例について説明する。

第４図は第２の示施例における走査パルス発生
回路の構成を示し、第５図に各部の波形図を示
す。図において、ｎ段のシフトレジスタS₁，S₂，
…Snは２つのブロツク４１，４２に分割されて
おり、各ブロツク４１，４２は制御回路４３から
クロツクパルスCP₁，CP₂およびデータパルス
D₁，D₂が個別に与えられる。又、各ブロツク４
１，４２は図示しない液晶その他の表示素子をマ
トリツクス配列した表示手段の周囲の同一側面
に、分割するように縦続接続されている。

制御回路４３は外部からクロツクパルスCPお
よびブロツク４１，４２の各転送動作が終了する
毎にレベル反転する制御信号CS、つまりシフト
レジスタ列の各段の出力に得るべき走査パルスの
周期Ｔと同一周期で、かつデユーテイが1/2の矩
形波を導入し、制御信号CSがレベル反転する毎
に、ブロツク４１，４２へクロツクパルスおよび
データパルスを分配する。

すなわち、制御回路４３はクロツクパルスCP
を一方の入力とし、制御信号CSおよびこれをイ
ンバータ４４で反転した信号を他方の入力とする
ANDゲート４５，４６と、CP，CSを入力とす
るシフトレジスタ（Ｄ−フリツプフロツプ）４７
と、CSを一方の入力とし、シフトレジスタ４７
の反転出力Ｑを他方の入力とするANDゲート４
８およびNORゲート４９を有する。そして、CS
の“０”→“１”の立上がり時および“１”→
“０”の立下がり時に、ブロツク４１，４２の初
段シフトレジスタS₁，Sn／２＋１へ“１”レベ
ルのデータパルスD₁，D₂をそれぞれ供給する。

また、CS＝“１”、CS＝“０”の期間に、ブロ
ツク４１，４２の各シフトレジスタへクロツクパ
ルスCP₁，CP₂をそれぞれ供給する。この結果、
シフトレジスタ列の各段S₁〜Snの出力Q₁〜Qn
に、クロツクパルスCP（CP₁，CP₂）に同期した
走査パルスが順次得られる。

この構成によれば、シフトレジスタ列のうち、
クロツクパルスが与えられて能動状態にあるシフ
トレジスタは常に全シフトレジスタの1/2である
から、消費電力もほぼ1/2となる。この場合、制
御回路４３の消費電力も考慮する必要があるが、
これはシフトレジスタ列の１ブロツク当りの段数
が数十以上あればシフトレジスタ列での消費電力
に対し無視できる。

また、外部との接続端子はクロツクパルスCP
と制御信号CSの入力のための２個のみでよいか
ら、制御回路４３が付加されることを考慮しても
集積回路化した場合のチツプ面積の増加は極めて
僅かで済み、コスト面、設計面で有利である。

第６図はこの発明の他の実施例を示したもの
で、シフトレジスタ列を４つのブロツク６１，６
２，６３，６４に分割した例である。また、第６
図の各部の波形図を第７図に示す。制御回路６５
はクロツクパルスCPと、周期Ｔ／２（Ｔは走査パ
ルスの周期）でデユーテイ1/2の矩形波からなる
制御信号CSを導入し、インバータ６６とフリツ
プフロツプ６８およびANDゲート６９〜７２に
よつて各ブロツク６１〜６４へのクロツクパルス
CP₁〜CP₄を作成し、またインバータ６６とシフ
トレジスタ６７、ANDゲート７３，７５および
NORゲート７４，７６により各ブロツク６１〜
６４へのデータパルスD₁〜D₄を作成する。

この実施例によれば、シフトレジスタ列のうち
クロツクパルスが与えられて能動状態にあるの
は、常に全シフトレジスタS₁〜Snの1/4であるか
ら、制御回路６５の消費電力を無視すると、全消
費電力はシフトレジスタ列をブロツク分割しない
場合の約1/4に低減される。また、シフトレジス
タ列の分割ブロツク数が４に増えたにもかかわら
ず、外部との接続端子数は第３図の実施例と同じ
く２個のみでよい。

上記実施例ではシフトレジスタ列の分割ブロツ
ク数が２と４の場合について述べたが、３または
５以上の場合にも同様にこの発明を適用できるこ
とは勿論である。

また、実施例ではシフトレジスタ列の各ブロツ
クへのデータパルスを制御回路によつて個別に作
成したが、前段のブロツクの最終段出力端子と次
段のブロツクの初段データパルス入力端子とを直
結し、シフトレジスタ列の初段のデータパルス入
力端子にのみ走査パルスの１周期毎にデータパル
スを与えるようにしてもよい。

このように各ブロツクへのデータパルスの分配
を制御信号を用いて内部で行なうので、第１の実
施例に比べてこの走査パルス発生回路と外部との
接続端子は基本的に１個のクロツクパルス入力端
子と１個の制御信号入力端子のみでよく、またシ
フトレジスタ列の分割ブロツク数が増えてもその
端子数は増えない。この外部との接続端子数が少
なくて済むことは、集積回路化に際し集積回路の
外部引出しピン数の減少によるチツプ面積が減少
することであり、コストダウンに大きく寄与する
ことができる。また、外部配線の減少によつて、
信頼性の向上も図られることになる。

［発明の効果］この発明によれば、転送動作を行なうブロツク
のシフトレジスタのみにクロツクパルスを供給す
ることにより、消費電力の低い表示装置の駆動回
路を提供することができる。また、この発明では
クロツクパルスが供給されず非能動状態にあるブ
ロツクからはノイズの影響による走査パルスの誤
出力されることがないので、走査パルスの誤出力
による表示画像の画質劣化が少なくなるという利
点がある。

【図面の簡単な説明】

第１図は従来の走査パルス発生回路の基本構成
を示す図、第２図はその動作を示す走査パルスの
波形図、第３図は本発明の第１の実施例に係るシ
フトレジスタ列を２つのブロツクに分割した走査
パルス発生回路の基本構成図、第４図は本発明の
第２の実施例に係る走査パルス発生回路の構成
図、第５図はその動作を示す波形図、第６図は本
発明の第３の実施例に係る走査パルス発生回路の
構成図、第７図はその動作を示す波形図である。１…シフトレジスタ列、３１，３２，４１，４
２，６１，６２，６３，６４…シフトレジスタ列
のブロツク、４３，６５…制御回路、S₁，S₂〜，
Sn…シフトレジスタ、CP，CP₁，CP₂，CP₃，
CP₄…クロツクパルス、CS…制御信号、D₁，D₂，
D₃，D₄…データパルス、Q₁，Q₂〜，Qn…走査パ
ルス出力。

Claims

【特許請求の範囲】１表示素子をマトリツクス配列した表示手段に
接続され、この表示手段に走査パルスを出力する
複数段のシフトレジスタで構成された少なくとも
第１及び第２の駆動手段と、これら第１及び第２の駆動手段に対し第１及び
第２のクロツクパルスにより各々第１及び第２の
データパルスを転送させて前記シフトレジスタの
各段の出力から各クロツクパルスに同期した前記
走査パルスを順次発生させるための制御手段とを
備える表示装置において、前記制御手段には外部から共通のクロツクパル
スと、前記第１及び第２の駆動手段各々がデータ
パルスを転送させるのに要する時間毎にレベル反
転する制御信号とが供給されてなり、かつ前記制御手段は、前記第１及び第２のクロ
ツクパルスを前記共通のクロツクパルスに基づい
て前記制御信号のレベル反転のタイミングにした
がつて発生させるための手段と、前記第１及び第
２のデータパルスを前記制御信号のレベル反転の
タイミングにしたがつて発生させるための手段と
を有してなることを特徴とする表示装置。