JPH0349159B2 - - Google Patents
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- JPH0349159B2 JPH0349159B2 JP58010635A JP1063583A JPH0349159B2 JP H0349159 B2 JPH0349159 B2 JP H0349159B2 JP 58010635 A JP58010635 A JP 58010635A JP 1063583 A JP1063583 A JP 1063583A JP H0349159 B2 JPH0349159 B2 JP H0349159B2
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- Japan
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- transistor
- integrated circuit
- voltage source
- reference voltage
- transfer transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Manipulation Of Pulses (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野および技術的背景〕
本発明は、サンプルされるべきノードの電圧を
評価するための絶縁ゲート電界効果トランジスタ
集積回路に関するものであり、転送トランジスタ
の被制御電流路は入力および出力端子間に配置さ
れ、出力端子は負荷抵抗として接続されたトラン
ジスタを介して動作電圧源に接続されると共に転
送トランジスタのゲートにゲートが接続されてい
るクランプ用トランジスタの被制御電流路を介し
て動作電源に接続されているそのような集積回路
に関するものである。
評価するための絶縁ゲート電界効果トランジスタ
集積回路に関するものであり、転送トランジスタ
の被制御電流路は入力および出力端子間に配置さ
れ、出力端子は負荷抵抗として接続されたトラン
ジスタを介して動作電圧源に接続されると共に転
送トランジスタのゲートにゲートが接続されてい
るクランプ用トランジスタの被制御電流路を介し
て動作電源に接続されているそのような集積回路
に関するものである。
そのような集積MOS回路は西ドイツ特許公報
DE2932605A１に記載されている。すなわち、そ
れにおいて蓄積モジユール2716として示された回
路図に記載されている。この西ドイツ特許公報の
第１図はそのようなMOS回路の全体の回路を示
しており、このMOS回路は転送トランジスタＭ
６の外に入力端子に接続されたクランプ用トラン
ジスタＭ３のゲートを制御する第１のインバータ
と転送トランジスタのゲートを制御する第２のイ
ンバータの２つの入力端子に接続されたインバー
タを備えている。
DE2932605A１に記載されている。すなわち、そ
れにおいて蓄積モジユール2716として示された回
路図に記載されている。この西ドイツ特許公報の
第１図はそのようなMOS回路の全体の回路を示
しており、このMOS回路は転送トランジスタＭ
６の外に入力端子に接続されたクランプ用トラン
ジスタＭ３のゲートを制御する第１のインバータ
と転送トランジスタのゲートを制御する第２のイ
ンバータの２つの入力端子に接続されたインバー
タを備えている。
通常そのような装置は８個のMOSトランジス
タを有しているため多少高価なものとなつてい
る。
タを有しているため多少高価なものとなつてい
る。
［発明の解決すべき課題］
それ故前記西ドイツ特許公報の第２図に記載さ
れたような５個のトランジスタしか使用しない装
置がその簡単な構成によつて注目される。しかし
ながら、さらにトランジスタの数を減少させ、回
路をさらに簡単な構成にすることが望ましい。
れたような５個のトランジスタしか使用しない装
置がその簡単な構成によつて注目される。しかし
ながら、さらにトランジスタの数を減少させ、回
路をさらに簡単な構成にすることが望ましい。
本発明は、３個のトランジスタを使用してこの
ような回路を構成して、しかも大きな寄生容量を
有する入力回路に対しても使用することができ、
トランジスタ間のパラメータの相違によつて影響
を受けることのないノード電圧評価用絶縁ゲート
電界効果トランジスタ集積回路を提供するもので
ある。
ような回路を構成して、しかも大きな寄生容量を
有する入力回路に対しても使用することができ、
トランジスタ間のパラメータの相違によつて影響
を受けることのないノード電圧評価用絶縁ゲート
電界効果トランジスタ集積回路を提供するもので
ある。
［課題解決のための手段］
この発明によれば、転送トランジスタの被制御
電流路が入力端子と出力端子との間に配置され、
出力端子は負荷抵抗として接続されたトランジス
タを介して動作電圧源に接続され、この負荷抵抗
として接続されたトランジスタと並列にその被制
御電流路が接続されているクランプ用トランジス
タのゲートが前記転送トランジスタのゲートに接
続されているノード電圧評価用の絶縁ゲート電界
効果トランジスタ集積回路において、前記相互に
接続された転送トランジスタとクランプ用トラン
ジスタのゲートが基準電圧源に接続され、転送ト
ランジスタとクランプ用トランジスタは同じ形式
のものであり、基準電圧源の電圧マイナス転送ト
ランジスタのしきい値電圧が入力信号中の高い方
の電位と低い方の電位との間に選定されているこ
とを特徴とする。
電流路が入力端子と出力端子との間に配置され、
出力端子は負荷抵抗として接続されたトランジス
タを介して動作電圧源に接続され、この負荷抵抗
として接続されたトランジスタと並列にその被制
御電流路が接続されているクランプ用トランジス
タのゲートが前記転送トランジスタのゲートに接
続されているノード電圧評価用の絶縁ゲート電界
効果トランジスタ集積回路において、前記相互に
接続された転送トランジスタとクランプ用トラン
ジスタのゲートが基準電圧源に接続され、転送ト
ランジスタとクランプ用トランジスタは同じ形式
のものであり、基準電圧源の電圧マイナス転送ト
ランジスタのしきい値電圧が入力信号中の高い方
の電位と低い方の電位との間に選定されているこ
とを特徴とする。
上記のように本発明によれば僅か３個のMOS
トランジスタを使用する装置によつてノード電圧
評価用集積回路を構成することができ、個々のト
ランジスタ間のパラメータの相違に対しても影響
を受けることが少ない。また入力回路の寄生容量
が大きくてもクランプ用トランジスタにより大き
な電流を供給してこれを急速に充電し安定に動作
させることができるため、ビツト線の寄生容量が
大きい半導体メモリ中の感知増幅器として利用す
ることができる。
トランジスタを使用する装置によつてノード電圧
評価用集積回路を構成することができ、個々のト
ランジスタ間のパラメータの相違に対しても影響
を受けることが少ない。また入力回路の寄生容量
が大きくてもクランプ用トランジスタにより大き
な電流を供給してこれを急速に充電し安定に動作
させることができるため、ビツト線の寄生容量が
大きい半導体メモリ中の感知増幅器として利用す
ることができる。
以下添付図面を参照にして詳細に説明する。
第１図に示す一般的な実施例において、転送ト
ランジスタｔの被制御電流路は入力端子ｅと出力
端子ａとの間に配置されており、これは従来技術
の場合と同様である。しかしながら、この転送ト
ランジスタｔのゲートは従来の回路とは異なつて
インバータの出力を供給されるのではなく、本発
明においては基準電圧Urの電源に接続されてい
る。
ランジスタｔの被制御電流路は入力端子ｅと出力
端子ａとの間に配置されており、これは従来技術
の場合と同様である。しかしながら、この転送ト
ランジスタｔのゲートは従来の回路とは異なつて
インバータの出力を供給されるのではなく、本発
明においては基準電圧Urの電源に接続されてい
る。
出力端子ａは抵抗として接続された負荷トラン
ジスタｌを介して動作電圧Ｕの電源に接続される
と共にクランプ用トランジスタｋの被制御電流路
を経由して動作電圧源に接続されている。
ジスタｌを介して動作電圧Ｕの電源に接続される
と共にクランプ用トランジスタｋの被制御電流路
を経由して動作電圧源に接続されている。
第１図において負荷トランジスタｌは抵抗とし
て接続され、そのゲートは負荷トランジスタｌが
エンフアンスメント型である場合には動作電圧源
に接続されている。また、クランプ用トランジス
タのゲートが前述のインバータの出力部に接続さ
れている従来のものと異なつて、本発明において
はクランプ用トランジスタのゲートは基準電圧
Ur源に接続されている。すなわち、転送トラン
ジスタｔとクランプ用トランジスタｋの両者のゲ
ートは従来の回路と同様に互に接続されているが
回路の別の地点、すなわち基準電圧Urの電源に
接続されている。
て接続され、そのゲートは負荷トランジスタｌが
エンフアンスメント型である場合には動作電圧源
に接続されている。また、クランプ用トランジス
タのゲートが前述のインバータの出力部に接続さ
れている従来のものと異なつて、本発明において
はクランプ用トランジスタのゲートは基準電圧
Ur源に接続されている。すなわち、転送トラン
ジスタｔとクランプ用トランジスタｋの両者のゲ
ートは従来の回路と同様に互に接続されているが
回路の別の地点、すなわち基準電圧Urの電源に
接続されている。
第２図に示す特別の実施例においては、デプレ
シヨン型であるとする３個のトランジスタを備
え、負荷トランジスタｌのゲートは出力端子ａに
接続されている。互に接続されている転送および
クランプ用両トランジスタのゲートはしかしなが
ら回路のゼロ電位点に接続されている。
シヨン型であるとする３個のトランジスタを備
え、負荷トランジスタｌのゲートは出力端子ａに
接続されている。互に接続されている転送および
クランプ用両トランジスタのゲートはしかしなが
ら回路のゼロ電位点に接続されている。
本発明による回路は主として２つの動作範囲を
有している。
有している。
１ 入力電圧ueが低く次式が適用される範囲。
Ur−ue＞ut
ここでutは転送トランジスタｔのゲートしきい
値電圧である。
値電圧である。
高オーム抵抗である負荷トランジスタｌを無視
することによつて、転送トランジスタｔとクラン
プ用トランジスタｋは高入力電流を生成する単一
のトランジスタと考えることができ、それ故低い
入力電圧ueにおいては回路はまた低い入力抵抗を
持つ。したがつて、出力電圧uaは殆ど入力電圧ue
に等しい。
することによつて、転送トランジスタｔとクラン
プ用トランジスタｋは高入力電流を生成する単一
のトランジスタと考えることができ、それ故低い
入力電圧ueにおいては回路はまた低い入力抵抗を
持つ。したがつて、出力電圧uaは殆ど入力電圧ue
に等しい。
２ 入力電圧が高く、次の式が適用される範囲。
Ur−ue＜ut
この場合には転送トランジスタｔとクランプ用
トランジスタｋの両者の電流が流れなくなり、負
荷トランジスタｌの高オーム抵抗が高い出力電圧
uaを発生する。
トランジスタｋの両者の電流が流れなくなり、負
荷トランジスタｌの高オーム抵抗が高い出力電圧
uaを発生する。
ここに挙げた２つの状態の一方から他方への転
移がここで重要なことである。もしUr−ueがutよ
りもほんの少しでも大きければ、転送トランジス
タｔは飽和状態（ua＞ue）にあり、クランプ用ト
ランジスタｋは非導電状態であるから、出力電圧
uaもまた負荷トランジスタｌの電流電圧特性によ
り入力電流ieの関数であるに過ぎない。したがつ
て前述の状態１においては回路はサンプルされる
べきノードにおいて急速に大きな寄生容量ceを充
電することができ、殆ど一定のサンプリングノー
ド電位においてサンプルされるべきノードに流れ
る状態１から状態２への転位における小さな電流
を確実に認識することができる。
移がここで重要なことである。もしUr−ueがutよ
りもほんの少しでも大きければ、転送トランジス
タｔは飽和状態（ua＞ue）にあり、クランプ用ト
ランジスタｋは非導電状態であるから、出力電圧
uaもまた負荷トランジスタｌの電流電圧特性によ
り入力電流ieの関数であるに過ぎない。したがつ
て前述の状態１においては回路はサンプルされる
べきノードにおいて急速に大きな寄生容量ceを充
電することができ、殆ど一定のサンプリングノー
ド電位においてサンプルされるべきノードに流れ
る状態１から状態２への転位における小さな電流
を確実に認識することができる。
読取り専用メモリのようなスタテイツクな半導
体メモリ中の感知増幅器として本発明の回路を利
用した好ましい実施例においては、そのような寄
生容量ceはサンプルされるべきノードに接続され
たビツト線の容量として生じる。
体メモリ中の感知増幅器として本発明の回路を利
用した好ましい実施例においては、そのような寄
生容量ceはサンプルされるべきノードに接続され
たビツト線の容量として生じる。
基準電圧電源の電圧Urは一定であつても、時
間の関数として変化しても何れでもよく、集積回
路の数個の感知増幅器に対して共通の基準電圧源
を設けてもよい。この基準電圧は例えば電圧分圧
器による方法のような種々の方法で生成すること
ができ、或は動作電圧と同一にすることもでき
る。特に転送トランジスタｔとクランプ用トラン
ジスタｋが第２図に示すように共にデプレシヨン
のトランジスタである場合には、回路のゼロ電位
点の電圧に等しくすることができる。
間の関数として変化しても何れでもよく、集積回
路の数個の感知増幅器に対して共通の基準電圧源
を設けてもよい。この基準電圧は例えば電圧分圧
器による方法のような種々の方法で生成すること
ができ、或は動作電圧と同一にすることもでき
る。特に転送トランジスタｔとクランプ用トラン
ジスタｋが第２図に示すように共にデプレシヨン
のトランジスタである場合には、回路のゼロ電位
点の電圧に等しくすることができる。
第１図は本発明の１実施例の回路図であり、第
２図は別の実施例の回路図である。 ｔ…転送トランジスタ、ｋ…クランプ用トラン
ジスタ、ｌ…負荷トランジスタ、ce…寄生容量。
２図は別の実施例の回路図である。 ｔ…転送トランジスタ、ｋ…クランプ用トラン
ジスタ、ｌ…負荷トランジスタ、ce…寄生容量。
Claims (1)
- 【特許請求の範囲】 １ 転送トランジスタの被制御電流路が入力端子
と出力端子との間に配置され、出力端子は負荷抵
抗として接続されたトランジスタを介して動作電
圧源に接続され、この負荷抵抗として接続された
トランジスタと並列にその被制御電流路が接続さ
れているクランプ用トランジスタのゲートが前記
転送トランジスタのゲートに接続されているノー
ド電圧評価用の絶縁ゲート電界効果トランジスタ
集積回路において、 前記相互に接続された前記転送トランジスタと
前記クランプ用トランジスタのゲートが基準電圧
源に接続され、 前記転送トランジスタと前記クランプ用トラン
ジスタは同じ形式のものであり、 基準電圧源の電圧マイナス転送トランジスタの
しきい値電圧が入力信号の高い方の電位と低い方
の電位との間に設定されていることを特徴とする
ノード電圧評価用の絶縁ゲート電界効果トランジ
スタ集積回路。 ２ 読取り専用メモリの如きスタチツクな半導体
メモリにおける感知増幅器として使用されるため
の集積回路であつて、選択的にメモリセルに接続
されるサンプルされるべきノードに接続されてい
ることを特徴とする特許請求の範囲第１項記載の
集積回路。 ３ ３個のトランジスタが全てエンフアンスメン
ト型であることを特徴とする特許請求の範囲第１
項または第２項記載の集積回路。 ４ 負荷抵抗として接続されているトランジスタ
がデプレシヨン型のものであることを特徴とする
特許請求の範囲第１項または第２項記載の集積回
路。 ５ 前記転送トランジスタおよび前記クランプ用
トランジスタがデプレシヨン型のものであり、そ
れらのゲートが回路のゼロ電位点に接続されてい
ることを特徴とする特許請求の範囲第１項、第２
項または第４項のいずれか１項記載の集積回路。 ６ 前記基準電圧源の電圧が一定か、或いは時間
の関数として変化するかの何れかであり、集積回
路の数個の回路に対して共通の基準電圧源が設け
られていることを特徴とする特許請求の範囲第１
項乃至第４項のいずれか１項記載の集積回路。 ７ 前記基準電圧源が動作電圧源と同一であるこ
とを特徴とする特許請求の範囲第６項記載の集積
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP82100657A EP0085123B1 (de) | 1982-01-30 | 1982-01-30 | Integrierte Isolierschicht-Feldeffekttransistor-Schaltung zum Bewerten der Spannung eines Abtastknotens |
| EP82100657.4 | 1982-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169925A JPS58169925A (ja) | 1983-10-06 |
| JPH0349159B2 true JPH0349159B2 (ja) | 1991-07-26 |
Family
ID=8188848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58010635A Granted JPS58169925A (ja) | 1982-01-30 | 1983-01-27 | ノ−ド電圧評価用の絶縁ゲ−ト電界効果トランジスタ集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4742253A (ja) |
| EP (1) | EP0085123B1 (ja) |
| JP (1) | JPS58169925A (ja) |
| DE (1) | DE3264160D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
| US5056063A (en) * | 1990-05-29 | 1991-10-08 | Texas Instruments Incorporated | Active sense amplifier with dynamic pre-charge transistor |
| US5397346A (en) * | 1992-04-28 | 1995-03-14 | Carbomedics, Inc. | Prosthetic heart valve with sewing ring |
| EP3070846B1 (en) | 2013-11-15 | 2020-04-01 | Asahi Kasei Microdevices Corporation | Voltage detector and method for setting baseline voltage |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3932848A (en) * | 1975-01-20 | 1976-01-13 | Intel Corporation | Feedback circuit for allowing rapid charging and discharging of a sense node in a static memory |
| US3946369A (en) * | 1975-04-21 | 1976-03-23 | Intel Corporation | High speed MOS RAM employing depletion loads |
| JPS5947390B2 (ja) * | 1977-04-04 | 1984-11-19 | 日本電気株式会社 | Ｍｉｓメモリのセンス回路 |
| DE2932605C2 (de) * | 1979-08-10 | 1982-12-16 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung mit MOS-Transistoren zum raschen Bewerten des logischen Zustandes eines Abtastknotens |
| JPS5833638B2 (ja) * | 1979-09-21 | 1983-07-21 | 株式会社日立製作所 | メモリ装置 |
| JPS5931155B2 (ja) * | 1979-10-11 | 1984-07-31 | インターナシヨナルビジネス マシーンズ コーポレーシヨン | 感知増幅回路 |
| US4308468A (en) * | 1979-11-15 | 1981-12-29 | Xerox Corporation | Dual-FET sample and hold circuit |
| US4459497A (en) * | 1982-01-25 | 1984-07-10 | Motorola, Inc. | Sense amplifier using different threshold MOS devices |
-
1982
- 1982-01-30 EP EP82100657A patent/EP0085123B1/de not_active Expired
- 1982-01-30 DE DE8282100657T patent/DE3264160D1/de not_active Expired
-
1983
- 1983-01-25 US US06/460,957 patent/US4742253A/en not_active Expired - Fee Related
- 1983-01-27 JP JP58010635A patent/JPS58169925A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3264160D1 (en) | 1985-07-25 |
| EP0085123A1 (de) | 1983-08-10 |
| US4742253A (en) | 1988-05-03 |
| JPS58169925A (ja) | 1983-10-06 |
| EP0085123B1 (de) | 1985-06-19 |
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