JPH035100B2 - - Google Patents
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- JPH035100B2 JPH035100B2 JP60195623A JP19562385A JPH035100B2 JP H035100 B2 JPH035100 B2 JP H035100B2 JP 60195623 A JP60195623 A JP 60195623A JP 19562385 A JP19562385 A JP 19562385A JP H035100 B2 JPH035100 B2 JP H035100B2
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- signals
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
〔目次〕
概 要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作 用
実施例
発明の効果
〔概要〕
高速データ信号を複数の低速データ信号に分割
してそれぞれ異なる伝送路を経て伝送し、受信側
において両信号間の遅延時間差を吸収する信号伝
送方式の受信側において、第２の信号とこれに同
期した第２の同期信号とにそれぞれ一定時間の遅
延を与えるとともに、第１の信号とこれに同期し
た第１の同期信号とを第１の信号のクロツクによ
つて連動して動作する同一ビツト長の第１および
第２のエラステイツク・メモリに同時に書き込
み、遅延された第２の同期信号に応じて第２のエ
ラステイツク・メモリにおける第１の同期信号の
位置をロードされた第１の信号のクロツクによつ
て動作する第１および第２のエラステイツク・メ
モリと同じビツト数のリング・カウンタの出力に
応じて、第１のエラステイツク・メモリの対応す
るビツトを順次読み出すので、第２の信号との遅
延時間差を吸収された第１の信号出力を得ること
ができる。
してそれぞれ異なる伝送路を経て伝送し、受信側
において両信号間の遅延時間差を吸収する信号伝
送方式の受信側において、第２の信号とこれに同
期した第２の同期信号とにそれぞれ一定時間の遅
延を与えるとともに、第１の信号とこれに同期し
た第１の同期信号とを第１の信号のクロツクによ
つて連動して動作する同一ビツト長の第１および
第２のエラステイツク・メモリに同時に書き込
み、遅延された第２の同期信号に応じて第２のエ
ラステイツク・メモリにおける第１の同期信号の
位置をロードされた第１の信号のクロツクによつ
て動作する第１および第２のエラステイツク・メ
モリと同じビツト数のリング・カウンタの出力に
応じて、第１のエラステイツク・メモリの対応す
るビツトを順次読み出すので、第２の信号との遅
延時間差を吸収された第１の信号出力を得ること
ができる。
本発明は信号伝送方式に係り、特に分割して伝
送された２つの信号間における遅延時間差をエラ
ステイツク・メモリを用いて吸収する遅延時間補
償回路に関するものである。
送された２つの信号間における遅延時間差をエラ
ステイツク・メモリを用いて吸収する遅延時間補
償回路に関するものである。
伝送路の容量等の都合で、本来１本の高速信号
を複数の低速の信号に分割して送信し、受信側で
再び１本の高速信号に合成して受信することが必
要になる場合がある。
を複数の低速の信号に分割して送信し、受信側で
再び１本の高速信号に合成して受信することが必
要になる場合がある。
第５図は、このような場合の構成例を示したも
のであつて、送信側装置１において例えばPAL
方式の画像信号をDPCM（差動PCM）化して
68Mb／secの信号を作成し、これを分配装置２を
経て２本の低速信号Ａ，Ｂに分割し、両信号Ａ，
ＢをそれぞれCCLTT歓告で規定される
34.368Mb／secの速度を有する伝送路３，４によ
つて伝送し、合成装置５において両信号を合成し
て再び68Mb／secの信号を生成し、受信側装置６
においてこれを受信する。この際受信側において
両信号が正しく合成されるためには、両信号にお
ける伝搬遅延時間が等しいことが必要であるが、
実際には各種の原因によつて伝搬遅延時間差を生
じる。
のであつて、送信側装置１において例えばPAL
方式の画像信号をDPCM（差動PCM）化して
68Mb／secの信号を作成し、これを分配装置２を
経て２本の低速信号Ａ，Ｂに分割し、両信号Ａ，
ＢをそれぞれCCLTT歓告で規定される
34.368Mb／secの速度を有する伝送路３，４によ
つて伝送し、合成装置５において両信号を合成し
て再び68Mb／secの信号を生成し、受信側装置６
においてこれを受信する。この際受信側において
両信号が正しく合成されるためには、両信号にお
ける伝搬遅延時間が等しいことが必要であるが、
実際には各種の原因によつて伝搬遅延時間差を生
じる。
このような伝搬遅延時間差を生じる要因の主な
ものとして、伝送路自体の信号伝搬時間差と、送
信信号を多重化する際におけるスタツク多重化装
置内のエラステイツク・メモリにおける遅延とが
ある。
ものとして、伝送路自体の信号伝搬時間差と、送
信信号を多重化する際におけるスタツク多重化装
置内のエラステイツク・メモリにおける遅延とが
ある。
伝送路自体の信号伝搬時間は伝送路１Km当り
1000ｍ／２×108ｍ／sec＝5μsec
であり、これは34，368Mb／secに対して
5μsec×34.368Mb／sec＝171.8bit
に相当する。そこでいま、伝送路線長の誤差、伝
搬特性の差および温度変動に基づく遅延時間差等
を合計して相互に10％の差を見込むものとする
と、両伝送路間で17.2bitの相対差を生じ得る。
搬特性の差および温度変動に基づく遅延時間差等
を合計して相互に10％の差を見込むものとする
と、両伝送路間で17.2bitの相対差を生じ得る。
また前述の34.368Mb／secの信号を４多重して
スタツフ・パルスを加えて139.264Mb／secの信
号を作成する多重化装置を伝送路に含む場合に
は、通常、送信側および受信側においてそれぞれ
10bitのバツフア・メモリを有しており、この部
分での遅延時間は０〜20bitの間を変動する。
スタツフ・パルスを加えて139.264Mb／secの信
号を作成する多重化装置を伝送路に含む場合に
は、通常、送信側および受信側においてそれぞれ
10bitのバツフア・メモリを有しており、この部
分での遅延時間は０〜20bitの間を変動する。
従つてこれらを総合して、受信側で２伝送路の
信号の合成を行うためには、合計±37.2bitの時
間差を吸収しなければならない。
信号の合成を行うためには、合計±37.2bitの時
間差を吸収しなければならない。
本発明はこのような場合に適用して有効な、遅
延時間差を吸収するための手段を提供しようとす
るものである。
延時間差を吸収するための手段を提供しようとす
るものである。
２信号間の遅延時間差を吸収するための手段と
して、エラステイツク・メモリを一方の伝送路に
挿入して、一方の信号を遅延させる方法が、従来
から用いられている。
して、エラステイツク・メモリを一方の伝送路に
挿入して、一方の信号を遅延させる方法が、従来
から用いられている。
第６図は従来のエラステイツク・メモリの構成
を示したものであつて、３ビツトからなる場合を
例示しており、１１は３ビツトのリング・カウン
タ、１２はナンド回路である。１３，１４，１５
はそれぞれフリツプフロツプ（以下Ｆ・Ｆと略
す）であつて、これらは３ビツトのメモリ・セル
を形成している。また１６は３ビツトのリング・
カウンタ、１７はナンド回路、１８はデータ・セ
レクタ、１９は位相比較器である。
を示したものであつて、３ビツトからなる場合を
例示しており、１１は３ビツトのリング・カウン
タ、１２はナンド回路である。１３，１４，１５
はそれぞれフリツプフロツプ（以下Ｆ・Ｆと略
す）であつて、これらは３ビツトのメモリ・セル
を形成している。また１６は３ビツトのリング・
カウンタ、１７はナンド回路、１８はデータ・セ
レクタ、１９は位相比較器である。
また第７図は第６図に示されたエラステイツ
ク・メモリにおける各部信号を示し、はＦ・Ｆ
１３のクロツク入力、はＦ・Ｆ１３のＱ出力、
はリング・カウンタ１６のQ1出力である。
ク・メモリにおける各部信号を示し、はＦ・Ｆ
１３のクロツク入力、はＦ・Ｆ１３のＱ出力、
はリング・カウンタ１６のQ1出力である。
第６図において、リング・カウンタ１１はデー
タ入力に同期した書込クロツクＢをクロツク端子
CKに加えられ、出力Q1、Q2のナンド演算出力を
信号入力端子S.INに加えられることによつて、
書込クロツクの立ち上りごとに順次“１”となる
出力を端子Q1，Q2，Q3に発生する。リング・カ
ウンタ１６も読出クロツクＡによつて同様の動作
を行う。
タ入力に同期した書込クロツクＢをクロツク端子
CKに加えられ、出力Q1、Q2のナンド演算出力を
信号入力端子S.INに加えられることによつて、
書込クロツクの立ち上りごとに順次“１”となる
出力を端子Q1，Q2，Q3に発生する。リング・カ
ウンタ１６も読出クロツクＡによつて同様の動作
を行う。
３ビツト・メモリ・セルを形成するＦ・Ｆ１
３、Ｆ・Ｆ１４、Ｆ・Ｆ１５には、データ入力
（ａ、ｂ、ｃ、ｄ、ｅ、…）が並列にデータ端子
Ｄに加えられている。Ｆ・Ｆ１３はクロツク端子
CKにリング・カウンタ１１のQ1出力を加えら
れ、その立上りごとにデータ入力を読み込むこと
によつて、Ｑ出力に信号（ａ、ｂ）を生じる。
３、Ｆ・Ｆ１４、Ｆ・Ｆ１５には、データ入力
（ａ、ｂ、ｃ、ｄ、ｅ、…）が並列にデータ端子
Ｄに加えられている。Ｆ・Ｆ１３はクロツク端子
CKにリング・カウンタ１１のQ1出力を加えら
れ、その立上りごとにデータ入力を読み込むこと
によつて、Ｑ出力に信号（ａ、ｂ）を生じる。
データ・セレクタ１１８は、リング・カウンタ
１６の出力の立ち上りごとにＦ・Ｆ１３の出力
を選択してデータ出力（ａ、ｄ…）を生じる。
同様にリング・カウンタ１６のQ2出力、Q3出力
の立ち上りごとにそれぞれＦ・Ｆ１４，Ｆ・Ｆ１
５のＱ出力を選択して出力することによつて、デ
ータ出力（ｂ、ｃ、…）、（ｃ、…）を生じる。従
つて第６図に示されたエラステイツク・メモリで
は、各フリツプフロツプが読出しクロツクで、最
大３ビツトの間隔で読み出されるのでデータ入力
を０〜３ビツト遅延させて出力させることができ
る。この際位相比較器１９は、両リング・カウン
タ１１，１６のQ3出力の位相を比較することに
よつて、データ入力とデータ出力との位相差を発
生する。
１６の出力の立ち上りごとにＦ・Ｆ１３の出力
を選択してデータ出力（ａ、ｄ…）を生じる。
同様にリング・カウンタ１６のQ2出力、Q3出力
の立ち上りごとにそれぞれＦ・Ｆ１４，Ｆ・Ｆ１
５のＱ出力を選択して出力することによつて、デ
ータ出力（ｂ、ｃ、…）、（ｃ、…）を生じる。従
つて第６図に示されたエラステイツク・メモリで
は、各フリツプフロツプが読出しクロツクで、最
大３ビツトの間隔で読み出されるのでデータ入力
を０〜３ビツト遅延させて出力させることができ
る。この際位相比較器１９は、両リング・カウン
タ１１，１６のQ3出力の位相を比較することに
よつて、データ入力とデータ出力との位相差を発
生する。
この場合、読出クロツクＡは書込クロツクＢよ
り多少速度が大きい。従つてデータ出力の位相は
次第に進むが、位相差出力によつて図示されない
制御部で読出クロツクＡを間引く操作をすること
によつて、データＢ出力の入力に対する遅延時間
差が所望値に保たれる。
り多少速度が大きい。従つてデータ出力の位相は
次第に進むが、位相差出力によつて図示されない
制御部で読出クロツクＡを間引く操作をすること
によつて、データＢ出力の入力に対する遅延時間
差が所望値に保たれる。
第６図に示された従来のエラステイツク・メモ
リにおいては、一方の伝送路のデータを他方の伝
送路の信号に対して０〜３ビツトの範囲で遅延さ
せることができる。しかしながら進めることはで
きないという問題があつた。
リにおいては、一方の伝送路のデータを他方の伝
送路の信号に対して０〜３ビツトの範囲で遅延さ
せることができる。しかしながら進めることはで
きないという問題があつた。
第１図は本発明の原理的構成を示す図である。
１０１，１０２は第１および第２のエラステイ
ツク・メモリ、１０６はカウンタであつて、夫々
同一ビツト長を有し、それぞれ第１のデータ信号
Ａとこれに同期した同期信号Ａとを同時に書き込
まれ、データ信号Ａと同期したクロツクＡをカウ
ントするカウンタ１０６の出力によつて連動して
動作する。
ツク・メモリ、１０６はカウンタであつて、夫々
同一ビツト長を有し、それぞれ第１のデータ信号
Ａとこれに同期した同期信号Ａとを同時に書き込
まれ、データ信号Ａと同期したクロツクＡをカウ
ントするカウンタ１０６の出力によつて連動して
動作する。
１０３は固定遅延回路であつて、第２のデータ
信号Ｂとこれに同期した同期信号Ｂとに同一ビツ
ト数の遅延を与える。
信号Ｂとこれに同期した同期信号Ｂとに同一ビツ
ト数の遅延を与える。
１０４はカウンタであつて第１および第２のエ
ラステイツク・メモリ１０１，１０２と同じビツ
ト数を有して第２のデータ信号ＢのクロツクＢに
よつて動作し、遅延された第２の同期信号Ｂに応
じて第２のエラステイツク・メモリ１０２におけ
る第１の同期信号Ａの位置をロードされる。
ラステイツク・メモリ１０１，１０２と同じビツ
ト数を有して第２のデータ信号ＢのクロツクＢに
よつて動作し、遅延された第２の同期信号Ｂに応
じて第２のエラステイツク・メモリ１０２におけ
る第１の同期信号Ａの位置をロードされる。
１０５はデータ・セレクタであつてカウンタ１
０４の出力に応じて第１のエラステイツク・メモ
リの対応するデータ信号Ａを順次読み出す。
０４の出力に応じて第１のエラステイツク・メモ
リの対応するデータ信号Ａを順次読み出す。
第２のデータ信号Ｂと第２の同期信号Ｂとは、
固定遅延回路によつてそれぞれ一定ビツト数の遅
延を受ける。
固定遅延回路によつてそれぞれ一定ビツト数の遅
延を受ける。
一方、第１のデータ信号Ａと第１の同期信号Ａ
とはそれぞれ第１および第２のエラステイツク・
メモリ１０１，１０２に同時に書き込まれるが、
固定遅延回路１０３により遅延された同期信号Ｂ
により第２のエラステイツク・メモリ１０２にお
ける第１の同期信号Ａの位置をロードされたカウ
ンタ１０４の出力に応じて、データ・セレクタ１
０５を介して第１のエラステイツク・メモリ１０
１の対応するデータを順次読み出すので、デー
タ・セレクタ１０５の出力に、第２のデータ信号
Ｂとの遅延時間差を調整された第１のデータ信号
Ａの出力を得ることができる。
とはそれぞれ第１および第２のエラステイツク・
メモリ１０１，１０２に同時に書き込まれるが、
固定遅延回路１０３により遅延された同期信号Ｂ
により第２のエラステイツク・メモリ１０２にお
ける第１の同期信号Ａの位置をロードされたカウ
ンタ１０４の出力に応じて、データ・セレクタ１
０５を介して第１のエラステイツク・メモリ１０
１の対応するデータを順次読み出すので、デー
タ・セレクタ１０５の出力に、第２のデータ信号
Ｂとの遅延時間差を調整された第１のデータ信号
Ａの出力を得ることができる。
第２図は本発明の一実施例の構成を示したもの
であつて、第６図におけると同じ部分を同じ番号
で示し、２１，２２，２３はそれぞれフリツプ・
フロツプ（以下Ｆ・Ｆと略す）であつて、これは
３ビツトのメモリ・セルを形成している。また２
４は固定遅延回路である。同図においては、２つ
のデータ入力Ａ、Ｂの一方データ入力Ａに固定遅
延回路２４によつて1.5ビツトの固定遅延を与え、
他方のデータ入力Ｂを３ビツトのエラステイツ
ク・メモリを経て可変遅延を与える場合を例示し
ており、同期信号Ａ，Ｂはそれぞれデータ入力
Ａ，Ｂの送信側における同位相の位置を示す信号
である。
であつて、第６図におけると同じ部分を同じ番号
で示し、２１，２２，２３はそれぞれフリツプ・
フロツプ（以下Ｆ・Ｆと略す）であつて、これは
３ビツトのメモリ・セルを形成している。また２
４は固定遅延回路である。同図においては、２つ
のデータ入力Ａ、Ｂの一方データ入力Ａに固定遅
延回路２４によつて1.5ビツトの固定遅延を与え、
他方のデータ入力Ｂを３ビツトのエラステイツ
ク・メモリを経て可変遅延を与える場合を例示し
ており、同期信号Ａ，Ｂはそれぞれデータ入力
Ａ，Ｂの送信側における同位相の位置を示す信号
である。
第３図は第２図の実施例における各部信号を示
したものである。同図においては書込クロツク
Ｂ入力、、、は３ビツトのリング・カウン
タ１１のそれぞれQ1、Q2、Q3出力、はデータ
Ｂ入力、、、はそれぞれＦ・Ｆ１３、Ｆ・
Ｆ１４、Ｆ・Ｆ１５のＱ出力、は同期信号Ｂ入
力、、、はそれぞれＦ・Ｆ２１、Ｆ・Ｆ２
２、Ｆ・Ｆ２３のＱ出力、は読出クロツクＡ入
力、、、は３ビツトのリング・カウンタ１
６のそれぞれQ1、Q2、Q3出力、は固定遅延回
路２４の同期信号出力、は同期信号Ａ入力、
はデータ・セレクタ１８のデータＢ出力である。
したものである。同図においては書込クロツク
Ｂ入力、、、は３ビツトのリング・カウン
タ１１のそれぞれQ1、Q2、Q3出力、はデータ
Ｂ入力、、、はそれぞれＦ・Ｆ１３、Ｆ・
Ｆ１４、Ｆ・Ｆ１５のＱ出力、は同期信号Ｂ入
力、、、はそれぞれＦ・Ｆ２１、Ｆ・Ｆ２
２、Ｆ・Ｆ２３のＱ出力、は読出クロツクＡ入
力、、、は３ビツトのリング・カウンタ１
６のそれぞれQ1、Q2、Q3出力、は固定遅延回
路２４の同期信号出力、は同期信号Ａ入力、
はデータ・セレクタ１８のデータＢ出力である。
リング・カウンタ１１はに示される、データ
Ｂ入力に同期した書込クロツクＢによつて、その
立ち上りごとに順次“１”となる三相のクロツク
出力、、を出力端子Q1、Q2、Q3に生じる。
一方、メモリ・セルを構成するＦ・Ｆ１３、Ｆ・
Ｆ１４、Ｆ・Ｆ１５には、に示すデータＢ入力
（１、２、３、…）がそれぞれのデータ端子Ｄに
並列に加えられているとともに、それぞれのクロ
ツク端子CKにそれぞれクロツク、、を加
えられていて、その立ち上りによつてデータＢ入
力を読み込むことによつて、それぞれのＱ出力
（１、４、…）、（２、５、…）、（３、６、
…）を生じる。
Ｂ入力に同期した書込クロツクＢによつて、その
立ち上りごとに順次“１”となる三相のクロツク
出力、、を出力端子Q1、Q2、Q3に生じる。
一方、メモリ・セルを構成するＦ・Ｆ１３、Ｆ・
Ｆ１４、Ｆ・Ｆ１５には、に示すデータＢ入力
（１、２、３、…）がそれぞれのデータ端子Ｄに
並列に加えられているとともに、それぞれのクロ
ツク端子CKにそれぞれクロツク、、を加
えられていて、その立ち上りによつてデータＢ入
力を読み込むことによつて、それぞれのＱ出力
（１、４、…）、（２、５、…）、（３、６、
…）を生じる。
またに示す同期信号Ｂ入力はＦ・Ｆ２１、
Ｆ・Ｆ２２、Ｆ・Ｆ２３のデータ端子Ｄに並列に
加えられているとともに、それぞれのクロツク端
子CKにそれぞれクロツク、、を加えられ
ていて、その立ち上りによつて同期信号Ｂを読み
込む。同期信号ＢはデータＢ入力における信号１
に同期しており、クロツクの立ち上りによつて
Ｆ・Ｆ２１に“１”が読み込まれて、次にクロツ
クが立ち上るまでの３ビツトの期間、その出力
に“１”を保持する。一方、出力、は
“０”である。
Ｆ・Ｆ２２、Ｆ・Ｆ２３のデータ端子Ｄに並列に
加えられているとともに、それぞれのクロツク端
子CKにそれぞれクロツク、、を加えられ
ていて、その立ち上りによつて同期信号Ｂを読み
込む。同期信号ＢはデータＢ入力における信号１
に同期しており、クロツクの立ち上りによつて
Ｆ・Ｆ２１に“１”が読み込まれて、次にクロツ
クが立ち上るまでの３ビツトの期間、その出力
に“１”を保持する。一方、出力、は
“０”である。
一方、データＡ入力およびに示す同期信号Ａ
入力は固定遅延回路２４において1.5ビツト遅延
されて、データＡ出力および同期信号出力を生
じる。３ビツトのリング・カウンタ１６は同期信
号出力をロード端子LOADに加えられており、
信号が“１”のとき読出クロツクＡ入力の立
ち上りによつて、そのデータ端子D1、D2、D3に
加えられている出力、、の値をロードされ
て、それぞれ出力、、を生じる。すなわち
このとき出力が“１”となり、出力、は
“０”である。
入力は固定遅延回路２４において1.5ビツト遅延
されて、データＡ出力および同期信号出力を生
じる。３ビツトのリング・カウンタ１６は同期信
号出力をロード端子LOADに加えられており、
信号が“１”のとき読出クロツクＡ入力の立
ち上りによつて、そのデータ端子D1、D2、D3に
加えられている出力、、の値をロードされ
て、それぞれ出力、、を生じる。すなわち
このとき出力が“１”となり、出力、は
“０”である。
データ・セレクタ１８は出力が“１”になつ
たことによつて、対応するＦ・Ｆ１４のデータ
を選択して出力し、これによつてに示すデータ
Ｂ出力に(1)のデータが出力される。３ビツトのリ
ング・カウンタ１６はに示す読出クロツクＡ入
力をそのクロツク端子CKに与えられていて、そ
の立ち上りごとに順次“１”となる出力、、
をそれぞれ端子Q1、Q2、Q3に発生する。デー
タ・セレクタ１８は出力、、に応じて順次
対応するデータ、、を選択して出力する。
これによつてに示すデータＢ出力に、以後(2)、
(3)、(4)、…のデータが順次選択されて出力され
る。
たことによつて、対応するＦ・Ｆ１４のデータ
を選択して出力し、これによつてに示すデータ
Ｂ出力に(1)のデータが出力される。３ビツトのリ
ング・カウンタ１６はに示す読出クロツクＡ入
力をそのクロツク端子CKに与えられていて、そ
の立ち上りごとに順次“１”となる出力、、
をそれぞれ端子Q1、Q2、Q3に発生する。デー
タ・セレクタ１８は出力、、に応じて順次
対応するデータ、、を選択して出力する。
これによつてに示すデータＢ出力に、以後(2)、
(3)、(4)、…のデータが順次選択されて出力され
る。
このようにして、固定遅延回路２４を経た同期
信号Ａ（）に位相を合わせて、データＢがデー
タ・セレクタ１８を経てその出力に出力され、
両データＡ，Ｂの位相が調整される。
信号Ａ（）に位相を合わせて、データＢがデー
タ・セレクタ１８を経てその出力に出力され、
両データＡ，Ｂの位相が調整される。
第２図に示された実施例によれば、データＡ入
力がデータＢ入力に比べて±1.5ビツトの範囲で
位相差があつたとき、これを調整して位相を合わ
せることができる。第３図において○アはデータＡ
入力がデータＢ入力に比べて1.5ビツト進んでき
たときを示し、○イは同じく1.5ビツト遅れてきた
ときを示している。この場合は、固定遅延回路２
４を経た同期信号Ａ（）もそれぞれ1.5ビツト進
みまたは遅れて生じるので、に示すデータＢ出
力も同じだけ進みまたは遅れることとなり、デー
タＡ出力に対して同様に位相調整が行われる。
力がデータＢ入力に比べて±1.5ビツトの範囲で
位相差があつたとき、これを調整して位相を合わ
せることができる。第３図において○アはデータＡ
入力がデータＢ入力に比べて1.5ビツト進んでき
たときを示し、○イは同じく1.5ビツト遅れてきた
ときを示している。この場合は、固定遅延回路２
４を経た同期信号Ａ（）もそれぞれ1.5ビツト進
みまたは遅れて生じるので、に示すデータＢ出
力も同じだけ進みまたは遅れることとなり、デー
タＡ出力に対して同様に位相調整が行われる。
第４図は本発明方式の実際装置への適用例を示
したものである。同図においては、±Ｄビツトの
位相差を有する多重化された３次群のデータＤ３
の入力１，２を位相調整する場合を例示してお
り、バイポーラ信号からなる第１の入力Ｄ３IN
１は、バイポーラ・ユニポーラ変換回路（Ｂ／
Ｕ）３１において、ユニポーラ信号に変換され、
さらにHDB3復号化回路（HDB3／Ｕ）３２にお
いて高密度バイポーラ（HDB3）符号が復号化さ
れ、34Mb／secのデータ信号と同じく34Mb／sec
のクロツク信号とを生じる。分離回路（DMUX）
３３はこれらの信号を多重分離して4Mb／secの
データ信号８本と4Mb／secのクロツク信号およ
びフレーム信号とを生じる。８本のデータ信号と
フレーム信号は、固定遅延回路３４において９個
のＤ／８ビツトの遅延回路を経て遅延され、デー
タ信号は出力データDATAOUT1として出力さ
れる。
したものである。同図においては、±Ｄビツトの
位相差を有する多重化された３次群のデータＤ３
の入力１，２を位相調整する場合を例示してお
り、バイポーラ信号からなる第１の入力Ｄ３IN
１は、バイポーラ・ユニポーラ変換回路（Ｂ／
Ｕ）３１において、ユニポーラ信号に変換され、
さらにHDB3復号化回路（HDB3／Ｕ）３２にお
いて高密度バイポーラ（HDB3）符号が復号化さ
れ、34Mb／secのデータ信号と同じく34Mb／sec
のクロツク信号とを生じる。分離回路（DMUX）
３３はこれらの信号を多重分離して4Mb／secの
データ信号８本と4Mb／secのクロツク信号およ
びフレーム信号とを生じる。８本のデータ信号と
フレーム信号は、固定遅延回路３４において９個
のＤ／８ビツトの遅延回路を経て遅延され、デー
タ信号は出力データDATAOUT1として出力さ
れる。
一方、第２のデータ入力D3 IN2も同様にバイ
ポーラ・ユニポーラ変換回路（Ｂ／Ｕ）３５、
HDB3復号化回路（HDB3／Ｕ）３６および分離
回路（DMUX）３７を経て4Mb／secのデータ信
号８本と4Mb／secのクロツク信号およびフレー
ム信号を生じる。８本のデータ信号とフレーム信
号とは可変遅延回路３８に入力され、９個のＤ／
４ビツトの遅延回路を経て遅延される。可変遅延
回路３８は本発明によるものであつて、分離回路
３７の4Mb／secのクロツク信号を書込クロツク
とし、分離回路３３の4Mb／secのクロツク信号
を読出クロツクとして、固定遅延回路３４を経た
フレーム信号をロード用の遅延された同期信号と
して、第２図に示された実施例と同様に動作し
て、出力データDATA OUT1に対して位相調整
された出力データDATA OUT2を生じる。
ポーラ・ユニポーラ変換回路（Ｂ／Ｕ）３５、
HDB3復号化回路（HDB3／Ｕ）３６および分離
回路（DMUX）３７を経て4Mb／secのデータ信
号８本と4Mb／secのクロツク信号およびフレー
ム信号を生じる。８本のデータ信号とフレーム信
号とは可変遅延回路３８に入力され、９個のＤ／
４ビツトの遅延回路を経て遅延される。可変遅延
回路３８は本発明によるものであつて、分離回路
３７の4Mb／secのクロツク信号を書込クロツク
とし、分離回路３３の4Mb／secのクロツク信号
を読出クロツクとして、固定遅延回路３４を経た
フレーム信号をロード用の遅延された同期信号と
して、第２図に示された実施例と同様に動作し
て、出力データDATA OUT1に対して位相調整
された出力データDATA OUT2を生じる。
以上説明したように本発明の信号伝送方式によ
れば、一方の信号をエラステイツク・メモリに加
え両信号の同期信号間の遅延時間差に相当するビ
ツト数だけずれて歩進するリング・カウンタ出力
によつてエラステイツク・メモリを読み出して出
力を得るとともに、他方の信号には一定の固定遅
延を与えるようにしたので、一方の信号の他方の
信号に対する遅れ、進みいずれの場合にも、両信
号間の遅延時間差を吸収することができる。
れば、一方の信号をエラステイツク・メモリに加
え両信号の同期信号間の遅延時間差に相当するビ
ツト数だけずれて歩進するリング・カウンタ出力
によつてエラステイツク・メモリを読み出して出
力を得るとともに、他方の信号には一定の固定遅
延を与えるようにしたので、一方の信号の他方の
信号に対する遅れ、進みいずれの場合にも、両信
号間の遅延時間差を吸収することができる。
第１図は本発明の原理的構成を示す図、第２図
は本発明の一実施例の構成を示す図、第３図は第
２図の実施例における各部信号を示す図、第４図
は本発明方式の実際装置への適用例を示す図、第
５図は本発明方式が適用される信号伝送系の構成
例を示す図、第６図は従来のエラステイツク・メ
モリの構成を示す図、第７図は第６図における各
部信号を示す図である。 １１，１６……リングカウンタ、１３，１４，
１５，２１，２２，２３……フリツプ・フロツ
プ、１２，１７……ナンド回路、１８……デー
タ・セレクタ、２４……固定遅延回路。
は本発明の一実施例の構成を示す図、第３図は第
２図の実施例における各部信号を示す図、第４図
は本発明方式の実際装置への適用例を示す図、第
５図は本発明方式が適用される信号伝送系の構成
例を示す図、第６図は従来のエラステイツク・メ
モリの構成を示す図、第７図は第６図における各
部信号を示す図である。 １１，１６……リングカウンタ、１３，１４，
１５，２１，２２，２３……フリツプ・フロツ
プ、１２，１７……ナンド回路、１８……デー
タ・セレクタ、２４……固定遅延回路。
Claims (1)
- 【特許請求の範囲】 １ 高速データ信号を２本の低速データ信号に分
割してそれぞれ異なる伝送路を経て伝送し、受信
側において両信号間の遅延時間差を吸収して結合
する信号伝送方式における遅延時間補償回路にお
いて、 第１の信号とこれに同期した同期信号とを第１
の信号のクロツクによつて連動して動作する同一
ビツト長の第１および第２のエラステイツク・メ
モリ１０１，１０２に同時に書き込むとともに、 第２の信号とこれに同期した同期信号に固定遅
延回路１０３によつて同一時間の遅延を与え、 該遅延された第２の同期信号に応じて前記第２
のエラステイツク・メモリにおける第１の同期信
号の位置を第２の信号のクロツクによつて動作す
る前記第１および第２のエラステイツク・メモリ
と同じビツト数のカウンタ１０４にロードし、 該カウンタの出力に応じてデータ・セレクタ１
０５を介して前記第１のエラステイツク・メモリ
の対応するビツトを順次読み出すことによつて、
第２の信号との遅延時間差を吸収された第１の信
号出力を得ることを特徴とする遅延時間補償回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195623A JPS6256040A (ja) | 1985-09-04 | 1985-09-04 | 遅延時間補償回路 |
| DE19863688410 DE3688410T2 (de) | 1985-09-04 | 1986-09-04 | Verfahren, System und Schaltung zur Anpassung der Verzögerungszeit. |
| EP19860112327 EP0213641B1 (en) | 1985-09-04 | 1986-09-04 | Delay time adjusting method, circuit, and system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195623A JPS6256040A (ja) | 1985-09-04 | 1985-09-04 | 遅延時間補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6256040A JPS6256040A (ja) | 1987-03-11 |
| JPH035100B2 true JPH035100B2 (ja) | 1991-01-24 |
Family
ID=16344247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195623A Granted JPS6256040A (ja) | 1985-09-04 | 1985-09-04 | 遅延時間補償回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0213641B1 (ja) |
| JP (1) | JPS6256040A (ja) |
| DE (1) | DE3688410T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4979190A (en) * | 1988-04-01 | 1990-12-18 | Digital Equipment Corporation | Method and apparatus for stabilized data transmission |
| US4811364A (en) * | 1988-04-01 | 1989-03-07 | Digital Equipment Corporation | Method and apparatus for stabilized data transmission |
| JPH0435394A (ja) * | 1990-05-28 | 1992-02-06 | Fujitsu Ltd | 高品位テレビ信号符号化装置 |
| JP2816384B2 (ja) * | 1990-06-14 | 1998-10-27 | 富士通株式会社 | 位相補正方法及び回路 |
| US5119402A (en) * | 1990-06-26 | 1992-06-02 | Digital Equipment Corporation | Method and apparatus for transmission of local area network signals over unshielded twisted pairs |
| US5341405A (en) * | 1991-06-11 | 1994-08-23 | Digital Equipment Corporation | Data recovery apparatus and methods |
| US5408473A (en) * | 1992-03-03 | 1995-04-18 | Digital Equipment Corporation | Method and apparatus for transmission of communication signals over two parallel channels |
| ATE144091T1 (de) * | 1992-07-20 | 1996-10-15 | Siemens Ag | Verfahren zur weiterleitung eines nachrichtenzellenstroms über eine mehrzahl paralleler verbindungsleitungen unter einhaltung der reihenfolge der nachrichtenzellen |
| US5359630A (en) * | 1992-08-13 | 1994-10-25 | Digital Equipment Corporation | Method and apparatus for realignment of synchronous data |
| US6336192B1 (en) * | 1998-02-16 | 2002-01-01 | Nippon Telegraph And Telephone Corporation | Parallel redundancy encoding apparatus |
| EP0996262A1 (en) | 1998-10-22 | 2000-04-26 | Texas Instruments France | Communication system with plurality of synchronised data links |
| US6963989B1 (en) * | 2000-05-22 | 2005-11-08 | Micron Technology, Inc. | Method and apparatus for adjusting data hold timing of an output circuit |
| US7035368B2 (en) | 2002-03-18 | 2006-04-25 | Texas Instruments Incorporated | High speed parallel link receiver |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB968730A (ja) * | 1962-02-09 |
-
1985
- 1985-09-04 JP JP60195623A patent/JPS6256040A/ja active Granted
-
1986
- 1986-09-04 EP EP19860112327 patent/EP0213641B1/en not_active Expired - Lifetime
- 1986-09-04 DE DE19863688410 patent/DE3688410T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3688410T2 (de) | 1993-11-11 |
| EP0213641B1 (en) | 1993-05-12 |
| EP0213641A2 (en) | 1987-03-11 |
| JPS6256040A (ja) | 1987-03-11 |
| DE3688410D1 (de) | 1993-06-17 |
| EP0213641A3 (en) | 1989-05-03 |
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