JPH0354466B2 - - Google Patents
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- JPH0354466B2 JPH0354466B2 JP58159800A JP15980083A JPH0354466B2 JP H0354466 B2 JPH0354466 B2 JP H0354466B2 JP 58159800 A JP58159800 A JP 58159800A JP 15980083 A JP15980083 A JP 15980083A JP H0354466 B2 JPH0354466 B2 JP H0354466B2
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- gaas
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- heterojunction
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
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- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明はヘテロ接合半導体デバイスに関し、特
にInP／InAlAs系のヘテロ接合を用いた電界効果
トランジスタに関する。
にInP／InAlAs系のヘテロ接合を用いた電界効果
トランジスタに関する。
２つの異種半導体の接合（ヘテロ接合）は、導
電帯の底の不連続性によりヘテロ界面の低い導電
帯側に電子蓄積層を形成したりキヤリアを閉じ込
める作用があり、高速デバイスや半導体レーザ等
に利用されている。ヘテロ接合の特性は接合する
２種の半導体のエネルギ・バンド構造（エネル
ギ・バンド・ギヤツプ、電子親和度）により著し
く異なる。
電帯の底の不連続性によりヘテロ界面の低い導電
帯側に電子蓄積層を形成したりキヤリアを閉じ込
める作用があり、高速デバイスや半導体レーザ等
に利用されている。ヘテロ接合の特性は接合する
２種の半導体のエネルギ・バンド構造（エネル
ギ・バンド・ギヤツプ、電子親和度）により著し
く異なる。
従来高速デバイスに用いられてきた代表的なヘ
テロ接合はGaAs／AlGaAs系であり、GaAs
MESFET以上の高速動作を与えるが、動作層の
GaAs内でキヤリアＦがΓ谷（主バンド）からＬ
谷（サブバンド）へ遷移しやすいため約3KV／
cm以上の電界で負性微分移動度を伴う谷間散乱が
起こり、バリステイツクデバイスや高移動度能動
デバイスを実現する上で問題があつた。
テロ接合はGaAs／AlGaAs系であり、GaAs
MESFET以上の高速動作を与えるが、動作層の
GaAs内でキヤリアＦがΓ谷（主バンド）からＬ
谷（サブバンド）へ遷移しやすいため約3KV／
cm以上の電界で負性微分移動度を伴う谷間散乱が
起こり、バリステイツクデバイスや高移動度能動
デバイスを実現する上で問題があつた。
したがつて本発明の目的はGaAs／AlGaAs系
およびInGaAs系ヘテロ接合デバイスの問題点を
解決した高速デバイスを提供することにあり、こ
の目的は本発明においてInPとAlxIn1-xAs（ｘ≒
0.48）とのヘテロ接合を用いた電界効果トランジ
スタによつて解決される。
およびInGaAs系ヘテロ接合デバイスの問題点を
解決した高速デバイスを提供することにあり、こ
の目的は本発明においてInPとAlxIn1-xAs（ｘ≒
0.48）とのヘテロ接合を用いた電界効果トランジ
スタによつて解決される。
本発明はGaAsの代わりにInPを用いる。第１
図に示すように、GaAsとInPのエネルギバンド
構造は類似するが、InPのΔE〓Lは0.53eVとGaAs
のそれの0.31eVに比べてかなり大きい。このこ
とから、負性抵抗が現われるInPのしきい電界は
GaAsに比べて約３倍大きい。また、第２図に示
すように、電子の速度の電界強度依存性はInPの
方がGaAsに比べてそのピーク電子速度は大きい
ことがわかる。さてInPを動作層、すなわち実際
にキヤリアが走行する層として用いるためには、
InPと接合する他方の半導体が電子親和度はInP
より小さいが禁制帯幅はInPより大きくかつInP
に格子整合したものでなければならない。本発明
による３元混晶AlxIn1-xAs（ｘ≒0.48）はこれら
の条件を満足した材料である。即ちAlxIn1-xAs
（ｘ≒0.48）のエネルギバンドギヤツプは、
1.49eVであり（InPは1.35eV）格子定数はInPに
等しい5.87Åである。またAu／InP、Au／In0.52
Al0.48Asのシヨツトキバリア障壁の高さがそれぞ
れ0.49eV、0.8eVであること、In0.53Ga0.47As／
InP、In0.52Al0.48As／In0.53Ga0.47Asのヘテロ接合
の導電帯底のエネルギの不連続性がそれぞれ200
ｍeV、300〜600ｍeVであることから、In1-xAlx
As／InP（ｘ≒0.48）の導電帯底エネルギの不連
続性は約300ｍeVであると考えられる。
図に示すように、GaAsとInPのエネルギバンド
構造は類似するが、InPのΔE〓Lは0.53eVとGaAs
のそれの0.31eVに比べてかなり大きい。このこ
とから、負性抵抗が現われるInPのしきい電界は
GaAsに比べて約３倍大きい。また、第２図に示
すように、電子の速度の電界強度依存性はInPの
方がGaAsに比べてそのピーク電子速度は大きい
ことがわかる。さてInPを動作層、すなわち実際
にキヤリアが走行する層として用いるためには、
InPと接合する他方の半導体が電子親和度はInP
より小さいが禁制帯幅はInPより大きくかつInP
に格子整合したものでなければならない。本発明
による３元混晶AlxIn1-xAs（ｘ≒0.48）はこれら
の条件を満足した材料である。即ちAlxIn1-xAs
（ｘ≒0.48）のエネルギバンドギヤツプは、
1.49eVであり（InPは1.35eV）格子定数はInPに
等しい5.87Åである。またAu／InP、Au／In0.52
Al0.48Asのシヨツトキバリア障壁の高さがそれぞ
れ0.49eV、0.8eVであること、In0.53Ga0.47As／
InP、In0.52Al0.48As／In0.53Ga0.47Asのヘテロ接合
の導電帯底のエネルギの不連続性がそれぞれ200
ｍeV、300〜600ｍeVであることから、In1-xAlx
As／InP（ｘ≒0.48）の導電帯底エネルギの不連
続性は約300ｍeVであると考えられる。
以下添付図面を参照して本発明の具体的な実施
例を述べる。
例を述べる。
第３図には本発明による変調ドーピングシヨツ
トキゲート電界効果トランジスタ（MESFET）
の実施例の断面構造を示す。第３図において、半
絶縁性InP基板１１上に、アンドープInP層１２、
０〜200ÅのアンドープAlxIn1-xAs（ｘ≒0.48）層
１３、Siドープによる厚さ500〜1000Åの１×
10181／cm3のn+型AlxIn1-xAs（ｘ≒0.48）層１４を
例えば分子線エピタキシヤル法により順次成長さ
せ、このn+型AlxIn1-xAs層１４上にAlのシヨツ
トキゲート電極１５とゲート電極１５の両側に
AuGeNiのオーミツク電極１６，１７とを設けた
構造である。第４図に示すように、InPとAlx
In1-xAs（ｘ≒0.48）との導電帯の底の不連続性の
ためにヘテロ界面のInP側に電子の蓄積が起こ
る。すなわち、InPの電子親和度が大きいためn+
型AlxIn1-xAs（ｘ≒0.48）層内のドナーにより供
給された電子がInP側に引きつけられて電子蓄積
層が形成される。
トキゲート電界効果トランジスタ（MESFET）
の実施例の断面構造を示す。第３図において、半
絶縁性InP基板１１上に、アンドープInP層１２、
０〜200ÅのアンドープAlxIn1-xAs（ｘ≒0.48）層
１３、Siドープによる厚さ500〜1000Åの１×
10181／cm3のn+型AlxIn1-xAs（ｘ≒0.48）層１４を
例えば分子線エピタキシヤル法により順次成長さ
せ、このn+型AlxIn1-xAs層１４上にAlのシヨツ
トキゲート電極１５とゲート電極１５の両側に
AuGeNiのオーミツク電極１６，１７とを設けた
構造である。第４図に示すように、InPとAlx
In1-xAs（ｘ≒0.48）との導電帯の底の不連続性の
ためにヘテロ界面のInP側に電子の蓄積が起こ
る。すなわち、InPの電子親和度が大きいためn+
型AlxIn1-xAs（ｘ≒0.48）層内のドナーにより供
給された電子がInP側に引きつけられて電子蓄積
層が形成される。
この電子蓄積層がソースドレイン間の電気伝導
に寄与するわけであるが、InP層には不純物をド
ープしていないためにイオン化不純物散乱が少な
くなり、特にイオン化不純物散乱が支配的になる
低温でこの効果は大きく高電子移動度が得られ
る。これと同様の原理、即ちキヤリヤが発生する
ドープ領域と実際にキヤリヤが動き回るアンドー
プ領域とを空間的に分離したFETとしては、従
来GaAs／AlGaAsヘテロ接合を用いたものが知
られている。しかしアンドープGaAs動作層にお
いてキヤリヤが有効質量の小さいΓ谷から有効質
量の大きいＬ谷へ遷移してしまうため負性微分移
動度が現われる。またIn0.52Al0.48As／In0.53Ga0.47
Asのヘテロ界面を用いたFETが最近提案されて
いるが、InGaAsにおいてもGaAsと同様に負性
抵抗の現われるしきい電界が３〜4KV／cmと低
く、低電界移動度の特徴が高電界で有効に利用さ
れ得ない。またIn0.53Ga0.47As混晶中での合金散
乱の影響もデバイス応用上問題がある。本発明に
よるFETでは動作層にInPを用いているために合
金散乱の問題はなく、また前述のようにInPは
GaAsに比べてしきい電界が高くかつピーク電子
速度が大きいため印加電圧が高くとれ高出力およ
び高速動作が可能である。
に寄与するわけであるが、InP層には不純物をド
ープしていないためにイオン化不純物散乱が少な
くなり、特にイオン化不純物散乱が支配的になる
低温でこの効果は大きく高電子移動度が得られ
る。これと同様の原理、即ちキヤリヤが発生する
ドープ領域と実際にキヤリヤが動き回るアンドー
プ領域とを空間的に分離したFETとしては、従
来GaAs／AlGaAsヘテロ接合を用いたものが知
られている。しかしアンドープGaAs動作層にお
いてキヤリヤが有効質量の小さいΓ谷から有効質
量の大きいＬ谷へ遷移してしまうため負性微分移
動度が現われる。またIn0.52Al0.48As／In0.53Ga0.47
Asのヘテロ界面を用いたFETが最近提案されて
いるが、InGaAsにおいてもGaAsと同様に負性
抵抗の現われるしきい電界が３〜4KV／cmと低
く、低電界移動度の特徴が高電界で有効に利用さ
れ得ない。またIn0.53Ga0.47As混晶中での合金散
乱の影響もデバイス応用上問題がある。本発明に
よるFETでは動作層にInPを用いているために合
金散乱の問題はなく、また前述のようにInPは
GaAsに比べてしきい電界が高くかつピーク電子
速度が大きいため印加電圧が高くとれ高出力およ
び高速動作が可能である。
第５図はInP／InAlAs系のヘテロ接合を用いた
実空間遷移型半導体素子の参考例の断面構造を示
す。第５図において、半絶縁性InP基板２１上に
AlxIn1-xAs（ｘ≒0.48）層２２とInP層２３とを交
互に積層成長させる。この実施例ではダブルヘテ
ロ接合を繰り返した多重積層構造であるが、単一
ヘテロ接合の単一積層構造でもよい。２４，２５
はヘテロ界面に略垂直に設けられたオーミツク電
極である。前述と同様に各ヘテロ界面のInP側に
電子蓄積層が形成される。オーミツク電極２４，
２５間の電界を印加すると、InP中の電子は加速
されてホツトエレクトロンとなるが、InP中の上
の谷（Ｌ谷）に遷移する前にAlxIn1-xAs層中に散
乱される。AlxIn1-xAs中では電子の移動度はInP
中よりも小さいために負性微分抵抗が生じる。電
子の遷移時間は横方向の長しで決まるため、ガン
ダイオードより高周波での動作が期待できる。従
来この型の半導体素子としては、GaAs−
AlGaAsヘテロ界面を用いたものが知られてい
る。ところがGaAsではΓ谷とＬ谷間のエネルギ
差ΔE〓Lが0.31eVと比較的小さいため、ホツトエ
レクトロンがAlxIn1-xAs中に散乱する前にＬ谷に
遷移しやすい。したがつて、負性微分抵抗は得ら
れてもそれはガン効果によるものであり、純粋な
実空間遷移による負性微分抵抗という現象は実現
し難かつた。これに比べ本発明によるInP／Alx
In1-xAs（ｘ≒0.48）ヘテロ接合を用いたものでは
InPのΔE〓Lが0.53eVと大きいため、InP中のホツ
トエレクトロンがAlxIn1-xAsに散乱する前にＬ谷
へ遷移するという現象が起こりにくく、高電界で
純粋な実空間遷移による負性微分抵抗が得られ
る。なお変調ドーピング法によりアンドープInP
層２３とn+型AlxIn1-xAs（ｘ≒0.48）層２２とに
形成してInPの電子移動度を高めてもよい。
実空間遷移型半導体素子の参考例の断面構造を示
す。第５図において、半絶縁性InP基板２１上に
AlxIn1-xAs（ｘ≒0.48）層２２とInP層２３とを交
互に積層成長させる。この実施例ではダブルヘテ
ロ接合を繰り返した多重積層構造であるが、単一
ヘテロ接合の単一積層構造でもよい。２４，２５
はヘテロ界面に略垂直に設けられたオーミツク電
極である。前述と同様に各ヘテロ界面のInP側に
電子蓄積層が形成される。オーミツク電極２４，
２５間の電界を印加すると、InP中の電子は加速
されてホツトエレクトロンとなるが、InP中の上
の谷（Ｌ谷）に遷移する前にAlxIn1-xAs層中に散
乱される。AlxIn1-xAs中では電子の移動度はInP
中よりも小さいために負性微分抵抗が生じる。電
子の遷移時間は横方向の長しで決まるため、ガン
ダイオードより高周波での動作が期待できる。従
来この型の半導体素子としては、GaAs−
AlGaAsヘテロ界面を用いたものが知られてい
る。ところがGaAsではΓ谷とＬ谷間のエネルギ
差ΔE〓Lが0.31eVと比較的小さいため、ホツトエ
レクトロンがAlxIn1-xAs中に散乱する前にＬ谷に
遷移しやすい。したがつて、負性微分抵抗は得ら
れてもそれはガン効果によるものであり、純粋な
実空間遷移による負性微分抵抗という現象は実現
し難かつた。これに比べ本発明によるInP／Alx
In1-xAs（ｘ≒0.48）ヘテロ接合を用いたものでは
InPのΔE〓Lが0.53eVと大きいため、InP中のホツ
トエレクトロンがAlxIn1-xAsに散乱する前にＬ谷
へ遷移するという現象が起こりにくく、高電界で
純粋な実空間遷移による負性微分抵抗が得られ
る。なお変調ドーピング法によりアンドープInP
層２３とn+型AlxIn1-xAs（ｘ≒0.48）層２２とに
形成してInPの電子移動度を高めてもよい。
第６図はInP／InAlAs系のヘテロ接合を用いた
バイポーラヘテロ接合トランジスタの参考例を示
す。第６図において、n+型InP基板（ｎ＝２×
10181／cm3）31上に0.5μｍ厚のn-型InPコレクタ層
（１×10161／cm3）32500Å厚のp+型（１×10191／
cm3）InPベース層33、0.2μｍ厚のｎ型（２×
10171／cm3）AlxIn1-xAs（ｘ≒0.48）エミツタ層３
４、0.2μｍ厚のn+型（１×10191／cm3）InPキヤツ
プ層３５を備えた構造である。この構造のトラン
ジスタは、ベース、コレクタの動作層で大きな電
流密度が得られ、gnが大きいこと、フアンアウ
ト依存性が小さいこと、動作振幅が小さいことな
どの利点がある。またベース層の厚さをサブ・ミ
クロンまで縮小できるとバリステイツク動作又は
電子速度のオーバーシユート効果が可能である。
バイポーラヘテロ接合トランジスタの参考例を示
す。第６図において、n+型InP基板（ｎ＝２×
10181／cm3）31上に0.5μｍ厚のn-型InPコレクタ層
（１×10161／cm3）32500Å厚のp+型（１×10191／
cm3）InPベース層33、0.2μｍ厚のｎ型（２×
10171／cm3）AlxIn1-xAs（ｘ≒0.48）エミツタ層３
４、0.2μｍ厚のn+型（１×10191／cm3）InPキヤツ
プ層３５を備えた構造である。この構造のトラン
ジスタは、ベース、コレクタの動作層で大きな電
流密度が得られ、gnが大きいこと、フアンアウ
ト依存性が小さいこと、動作振幅が小さいことな
どの利点がある。またベース層の厚さをサブ・ミ
クロンまで縮小できるとバリステイツク動作又は
電子速度のオーバーシユート効果が可能である。
従来知られているGaAs／AlxGa1-xAs系のバイ
ポーラ・ヘテロ接合トランジスタではベース層に
GaAsを用いているため前述したようにΓ谷とＬ
谷間のエネルギー差ΔE〓Lが比較的小さく、帯間
フオノン散乱が生起しやすい。これに比べ本発明
によるトランジスタではInPを動作層として用い
ておりΔE〓Lが大きいので、ベース領域で帯間フ
オノン散乱されずにバリステイツク動作または電
子速度のオーバーシユート動作が起こりやすい。
このため超高速のトランジスタが実現できる。
ポーラ・ヘテロ接合トランジスタではベース層に
GaAsを用いているため前述したようにΓ谷とＬ
谷間のエネルギー差ΔE〓Lが比較的小さく、帯間
フオノン散乱が生起しやすい。これに比べ本発明
によるトランジスタではInPを動作層として用い
ておりΔE〓Lが大きいので、ベース領域で帯間フ
オノン散乱されずにバリステイツク動作または電
子速度のオーバーシユート動作が起こりやすい。
このため超高速のトランジスタが実現できる。
以上のように、本発明によるInP／AlxIn1-xAs
（ｘ≒0.48）ヘテロ接合を用いた電界効果トラン
ジスタは、従来のデバイスに比べて動作速度が高
いため、現在FET、IC、ガンダイオード等が用
いられているあらゆる分野に用いることができ、
その産業上の利用価値は極めて大きく特に高速処
理が必要な分野、例えば計算機のCPU、メモリ、
画像処理等での利用が期待できる。またInPを用
いるとしきい電界が高いことから動作電圧を高く
とれ、高出力マイクロデバイスとしても応用可能
である。
（ｘ≒0.48）ヘテロ接合を用いた電界効果トラン
ジスタは、従来のデバイスに比べて動作速度が高
いため、現在FET、IC、ガンダイオード等が用
いられているあらゆる分野に用いることができ、
その産業上の利用価値は極めて大きく特に高速処
理が必要な分野、例えば計算機のCPU、メモリ、
画像処理等での利用が期待できる。またInPを用
いるとしきい電界が高いことから動作電圧を高く
とれ、高出力マイクロデバイスとしても応用可能
である。
さらに、本発明の電界効果トランジスタは
InAlAs側にのみドーピングを施し、そしてInP側
に電子の蓄積を生じるようにしている。InP層は
不純物をドープしてないためにイオン化不純物散
乱が少なくなり、イオン化不純物散乱が支配的に
なる低温で高電子移動度が得られる。
InAlAs側にのみドーピングを施し、そしてInP側
に電子の蓄積を生じるようにしている。InP層は
不純物をドープしてないためにイオン化不純物散
乱が少なくなり、イオン化不純物散乱が支配的に
なる低温で高電子移動度が得られる。
第１図ａ，ｂはそれぞれGaAs、InPのエネル
ギバンド構造図である。第２図は、GaAs、InP
の電子速度の電界強度依存性を示す図である。第
３図は、本発明によるInP／AlxIn1-xAs（ｘ≒
0.48）の界面を用いた変調ドープ電界効果トラン
ジスタの断面図である。第４図は、InP／Alx
In1-xAs（ｘ≒0.48）ヘテロ界面でのエネルギバン
ド図である。第５図は、InP／AlxIn1-xAs（ｘ≒
0.48）ヘテロ界面を用いた実空間遷移型半導体素
子の断面構造図である。第６図は、ベース層に
InP、エミツタ層にAlxIn1-xAs（ｘ≒0.48）を用い
たバイポーラ・ヘテロ接合トランジスタの断面構
造図である。 １１は、半絶縁性InP基板、１２は、アンドー
プInP層、１３は、50Å〜100ÅのアンドープAlx
In1-xAs（ｘ≒0.48）層、１４は、500Å〜1000Å
のSiドープ（１×10181／cm3）n+型AlxIn1-xAs（ｘ
≒0.48）層、１５は、Alのゲート電極、１６，１
７は、AuGeNiオーミツク電極、２１は、半絶縁
性InP基板、２２は、AlxIn1-xAs（ｘ≒0.48）層、
２３は、InP層、２４，２５は、オーミツク電
極、３１はn+型InP基板（ｎ＝２×10181／cm3）、
３２は、0.5μｍ厚n-型InPコレクタ層（１×
10161／cm3）、３３は、500Å厚p+型InPベース層
（１×10191／cm3）、３４は、0.2μｍ厚のｎ型Alx
In1-xAs（ｘ≒0.48）エミツタ層（２×10171／cm3）、
３５は、0.2μｍ厚のn+型InPキヤツプ層（１×
10191／cm3）。
ギバンド構造図である。第２図は、GaAs、InP
の電子速度の電界強度依存性を示す図である。第
３図は、本発明によるInP／AlxIn1-xAs（ｘ≒
0.48）の界面を用いた変調ドープ電界効果トラン
ジスタの断面図である。第４図は、InP／Alx
In1-xAs（ｘ≒0.48）ヘテロ界面でのエネルギバン
ド図である。第５図は、InP／AlxIn1-xAs（ｘ≒
0.48）ヘテロ界面を用いた実空間遷移型半導体素
子の断面構造図である。第６図は、ベース層に
InP、エミツタ層にAlxIn1-xAs（ｘ≒0.48）を用い
たバイポーラ・ヘテロ接合トランジスタの断面構
造図である。 １１は、半絶縁性InP基板、１２は、アンドー
プInP層、１３は、50Å〜100ÅのアンドープAlx
In1-xAs（ｘ≒0.48）層、１４は、500Å〜1000Å
のSiドープ（１×10181／cm3）n+型AlxIn1-xAs（ｘ
≒0.48）層、１５は、Alのゲート電極、１６，１
７は、AuGeNiオーミツク電極、２１は、半絶縁
性InP基板、２２は、AlxIn1-xAs（ｘ≒0.48）層、
２３は、InP層、２４，２５は、オーミツク電
極、３１はn+型InP基板（ｎ＝２×10181／cm3）、
３２は、0.5μｍ厚n-型InPコレクタ層（１×
10161／cm3）、３３は、500Å厚p+型InPベース層
（１×10191／cm3）、３４は、0.2μｍ厚のｎ型Alx
In1-xAs（ｘ≒0.48）エミツタ層（２×10171／cm3）、
３５は、0.2μｍ厚のn+型InPキヤツプ層（１×
10191／cm3）。
Claims (1)
- １ 半絶縁性InP基板上のアンドープInP層と、
該InP層上のn+型In1-xAlxAs（ｘ≒0.48）層とを備
え、前記n+型In1-xAlxAs層の離隔した２領域に
ソースおよびドレイン用のオーミツク電極をそれ
ぞれ設け、これら電極間にゲート用のシヨツトキ
電極を設けた電界効果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159800A JPS6052060A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタ |
| CA000461967A CA1215181A (en) | 1983-08-31 | 1984-08-28 | Heterojunction semiconductor device |
| DE8484305925T DE3472039D1 (en) | 1983-08-31 | 1984-08-30 | Heterojunction semiconductor device |
| EP84305925A EP0136108B1 (en) | 1983-08-31 | 1984-08-30 | Heterojunction semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159800A JPS6052060A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6052060A JPS6052060A (ja) | 1985-03-23 |
| JPH0354466B2 true JPH0354466B2 (ja) | 1991-08-20 |
Family
ID=15701530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159800A Granted JPS6052060A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0136108B1 (ja) |
| JP (1) | JPS6052060A (ja) |
| CA (1) | CA1215181A (ja) |
| DE (1) | DE3472039D1 (ja) |
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| JPH075094Y2 (ja) * | 1989-04-17 | 1995-02-08 | 関西電力株式会社 | ファイバスコープ巻取り装置における巻取りドラムの自動回転停止装置 |
| JPH078520Y2 (ja) * | 1989-04-17 | 1995-03-01 | 関西電力株式会社 | ファイバスコープ巻取り装置におけるファイバスコープ引出し停止機構 |
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-
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- 1983-08-31 JP JP58159800A patent/JPS6052060A/ja active Granted
-
1984
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- 1984-08-30 EP EP84305925A patent/EP0136108B1/en not_active Expired
- 1984-08-30 DE DE8484305925T patent/DE3472039D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| CA1215181A (en) | 1986-12-09 |
| DE3472039D1 (en) | 1988-07-14 |
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| EP0136108A1 (en) | 1985-04-03 |
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