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JPH035693B2 - - Google Patents
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JPH035693B2 - - Google Patents

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JPH035693B2
JPH035693B2 JP57197372A JP19737282A JPH035693B2 JP H035693 B2 JPH035693 B2 JP H035693B2 JP 57197372 A JP57197372 A JP 57197372A JP 19737282 A JP19737282 A JP 19737282A JP H035693 B2 JPH035693 B2 JP H035693B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H—ELECTRICITY
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    • H—ELECTRICITY
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に係り、特にインバータ回
路、メモリ回路として高速駆動可能な半導体装置
に関する。
〔発明の技術的背景とその問題点〕
従来のCMOSインバータ回路を第１図に示す。
ＰチヤンネルのMOS形電界効果トランジスタ
FP1とＮチヤンネルのMOS形電界効果トランジ
スタFN1とを基準電源VccとVssの間に直列に接
続し、これらのゲートを共通接続して入力端子に
接続し、ドレインを共通接続して出力端子に接続
している。しかしながらサフアイヤ基板上にシリ
コン単結晶を気相成長させてCMOS回路を形成
するいわゆるシリコン・オン・サフアイヤ技術
（SOS技術）によりこのCMOSインバータ回路を
形成した場合、絶縁性のサフアイヤ基板は浮遊状
態にあり、この基板上のシリコン単結品膜に形成
されたトランジスタのゲート電位が降下すると、
基板の電位も追従して降下する。このため、トラ
ンジスタの閾値電圧が見かけ上高くなるというバ
ツクゲート効果が生じ、スイツチング速度が低下
するという問題があつた。
また第２図に示すような駆動能力の改善を図つ
たBi−CMOS回路がある。直列に接続されたＰ
チヤンネルのMOS形電界効果トランジスタFN1
のドレインを共通接続して入力端子に接続し、ゲ
ートを共通接続して出力端子に接続する。PNP
形バイポーラトランジスタBP1とNPN形バイポ
ーラトランジスタBN1とが直列に接続され、共
通接続されたコレクタが出力端子に接続されてい
る。基準電源VccとVssはそれぞれバイポーラト
ランジスタBP1とBN1のエミツタに接続され、ベ
ースはそれぞれ電界効果トランジスタFP1とFN1
のソースに接続されている。このBi−CMOS回
路は入力と出力とが逆のレベルとなりインバータ
回路を構成している。しかしながらこのBi−
CMOS回路には、次のような問題があつた。入
力がロウレベル、出力がハイレベルのときは、電
界効果トランジスタFP1はオフ状態にFN1はオン
状態にある。この段階から入力がハイレベルへ変
化すると、オン状態にある電界効果トランジスタ
FN1にドレイン電流が流れ始め、ベース電流がバ
イポーラトランジスタBN1に供給されて導通し、
出力レベルが下降し始める。しかし、出力レベル
が電界効果トランジスタFN1の閾値Vthnよりも
下降するとオフし、ベース電流は供給されなくな
つてバイポーラトランジスタBN1もオフする。
これにより、出力レベルはVssよりも閾値Vthn
分だけ高いレベル（Vss＋Vthn）から降下しな
くなる。一方、電界効果トランジスタFP1は出力
が低下していくとオンするが、入力がハイレベル
にありバイポーラトランジスタBP1にはベース電
流が供給されずオフ状態にある。
逆に入力がハイレベルからロウレベルに変化し
た場合には、Vccより電界効果トランジスタFP1
の閾値Vthpだけ低いレベル（Vcc−Vthp）まで
しか出力は上昇しない。このように、出力がVss
またはVccのレベルに完全にならないという問題
があつた。
〔発明の目的〕
本発明は上記事情を考慮してなされたもので、
出力信号の電位が完全に基準電源の電位となり、
高速駆動可能な半導体装置を提供することを目的
とする。
〔発明の概要〕
上記目的を達成するために本発明は、 ソースが第１の基準電源に接続され、ゲートが
入力端子に接続され、ドレインが出力端子に接続
された第１導電型の第１の電界効果トランジスタ
と、 ベースが前記第１の電界効果トランジスタの基
板部に接続され、エミツタおよびコレクタがそれ
ぞれ前記第１の電界効果トランジスタのソースお
よびドレインに接続された第１導電型の第１のバ
イポーラトランジスタと、 ソースが前記第１の電界効果トランジスタの基
板部に接続され、ゲートが前記出力端子に接続さ
れ、ドレインが前記入力端子に接続された第１導
電型の第２の電界効果トランジスタと、 ソースが第２の基準電源に接続され、ゲートが
前記入力端子に接続され、ドレインが前記出力端
子に接続された第２導電型の第３の電界効果トラ
ンジスタと、 ベースが前記第３の電界効果トランジスタの基
板部に接続され、エミツタおよびコレクタがそれ
ぞれ前記第３の電界効果トランジスタのソースお
よびドレインに接続された第２導電型の第２のバ
イポーラトランジスタと、 ソースが前記第３の電界効果トランジスタの基
板部に接続され、ゲートが前記出力端子に接続さ
れ、ドレインが前記入力端子に接続された第２導
電型の第４の電界効果トランジスタとを備えて成
る半導体装置として構成したものである。
更に本発明は、ドレインが中間端子に接続さ
れ、ソースが入力端子に接続され、ゲートが制御
端子に接続された転送ゲート用電界効果トランジ
スタを更に備えてなる半導体装置として構成した
ものである。
〔発明の実施例〕
本発明の第１の実施例による半導体装置を第３
図に示す。全体としてインバータ回路を構成して
いる。基準電源VccとVssの間にＰチヤンネルの
MOS形電界効果トランジスタFP11ととＮチヤン
ネルのMOS形電界効果トランジスタFN11とをド
レインを共通接続して直列に配する。入力端子は
これら電界効果トランジスタEP11とFN11のゲー
トに接続され、共通接続された電界効果トランジ
スタFP11とFN11のドレインは出力端子に接続さ
れている。PNP形バイポーラトランジスタBP11
はＰチヤンネルのMOS形電界効果トランジスタ
FP11とそれぞれエミツタとソースおよびコレク
タとドレインを接続して並列に配置され、バイポ
ーラトランジスタBP11のベースは電界効果トラ
ンジスタEP11の基板部に接続される。同様に
NPN形のバイポーラトランジスタBN11はＮチヤ
ンネルのMOS形電界効果トランジスタFN11とそ
れぞれエミツタとソースおよびコレクタとドレイ
ンを接続して並列して配置し、ベースは電界効果
トランジスタFN11の基板部に接続される。また
ＰチヤンネルのMOS形電界効果トランジスタ
FP12は、そのソースを電界効果トランジスタ
FP11の基板部に接続し、そのゲートを電界効果
トランジスタFP11のドレインに接続する。同様
にＮチヤンネルのMOS形電界効果トランジスタ
FN12は、そのソースを電界効果トランジスタ
FN11の基板部に接続し、そのゲートを電界効果
トランジスタFN11のドレインに接続する。これ
ら電界効果トランジスタFP12とFN12のドレイン
は共通接続され入力端子に接続されている。
このようにして構成された半導体装置の動作を
説明する。電界効果トランジスタFN12のソース
は、ソースが接地された電界効果トランジスタ
FN11の基板部に接続されている。このため、ト
ランジスタFN12のソースはトランジスタFN11の
ソースと基板部を介して接地されていることにな
り、この間に存在する寄生ダイオードの閾値電圧
分だけＯ〔Ｖ〕よりやや高い電位で安定している。
従つて入力レベルがＯ〔Ｖ〕のとき、電界効果ト
ランジスタFN12のゲートの電位はほぼVcc〔Ｖ〕
であり、ソースはほぼＯ〔Ｖ〕であるため導通状
態にある。そして人力端子のレベルをＯ〔Ｖ〕か
らVcc〔Ｖ〕に変化させると、出力端子のレベル
は最初は依然としてVcc〔Ｖ〕のままであるから
ＮチヤンネルのMOS形電界効果トランジスタ
FN12は導通しており、入力端子から電界効果ト
ランジスタFN12を介してバイポーラトランジス
タBN11のベース電流が供給されバイポーラトラ
ンジスタBN11は導通する。出力端子の電圧は入
力端子のレベルが上昇するにつれて低下し、つい
には電界効果トランジスタFN12のしきい値電圧
低下になるとこの電界効果トランジスタFN12は
遮断し、バイポーラトランジスタBN11へのベー
ス電流が供給されなくなる。しかし電界効果トラ
ンジスタFN11は入力端子のレベルの上昇により
導通し出力電圧をＯ〔Ｖ〕とする。このとき、電
界効果トランジスタFP11は入力端子のレベル上
昇により遮断し、電界効果トランジスタFP12は
導通しする。このためバイポーラトランジスタ
BP11はベースとエミツタとが同電位となり遮断
する。このようにして出力端子の電位は反転して
完全にＯ〔Ｖ〕となる。
逆に入力端子の電位がVcc〔Ｖ〕からＯ〔Ｖ〕に
変化した場合の動作を説明する。出力端子の電位
は最初はＯ〔Ｖ〕のままであるからＰチヤンネル
のMOS形電界効果トランジスタFP12は導通して
おり、入力端子へこの電界効果トランジスタ
FP12を介してバイポーラトランジスタBP11のベ
ースからベース電流が流れ出しバイポーラトラン
ジスタBP11は導通する。出力端子の電圧は、入
力端子の電圧が低下するに従つて上昇し、ついに
Vcc−VTH〔Ｖ〕（ただしVTHは電界効果トランジス
タFP12のしきい値電圧）以上になると、この電
界効果トランジスタFP12は遮断し、バイポーラ
トランジスタBP11からのベース電流が流出でき
なくなるためバイポーラトランジスタBP11は遮
断する。しかしＰチヤンネルのMOS形電界効果
トランジスタFN11は導通して、出力端子の電圧
Vcc〔Ｖ〕へ引き上げる。このとき電界効果トラ
ンジスタFN11は遮断し、電界効果トランジスタ
FN12は導通しているため、バイポーラトランジ
スタBN11は、ベースとエミツタ間の電圧がＯ
〔Ｖ〕となるため遮断する。したがつて出力端子
の電位は反転して完全にVcc〔Ｖ〕となる。
このように本実施例によれば、出力信号の電位
が完全に基準電源の電位、すなわちＯ〔Ｖ〕また
はVcc〔Ｖ〕となる。更に駆動用の電界効果トラ
ンジスタに並列に高駆動能力を有するバイポーラ
トランジスタが接続されているため、高速駆動が
可能である。
本発明の第２の実施例による半導体装置を第４
図、第５図、第６図に示す。第１の実施例におい
てはバイポーラトランジスタをMOS形の電界効
果トランジスタと別に製造し第３図の回路を構成
するように配線していたが、本実施例はバイポー
ラトランジスタと電界効果トランジスタを一体と
して製造したものである。本実施例による半導体
装置の回路構成を第４図に示す。Ｐチヤンネルの
MOS形電界効果トランジスタFP21とＮチヤンネ
ルのMOS形電界効果トランジスタFN21とをドレ
インを共通接続して直列に配する。入力端子はこ
れら電界効果トランジスタFP21とFN21のゲート
に接続され、共通接続された電界効果トランジス
タFP21とFN21のドレインは出力端子に接続され
ている。またＰチヤンネルのMOS形電界効果ト
ランジスタFP22とＮチヤンネルのMOS形電界効
果トランジスタFN22はドレインを共通接続して
入力端子に接続されており、これら電界効果トラ
ンジスタFP22とFN22のゲートは共通接続されて
出力端子に接続されている。またソースはそれぞ
れ電界効果トランジスタFP21とFN21の基板部に
接続されている。以上のように本実施例は回路構
成上、第１の実施例におけるバイポーラトランジ
スタを除いた構成となつているが、動作機能上、
第３図に示す回路構成と等価となる。すなわち電
界効果トランジスタFP21とFN21は電界効果トラ
ンジスタとバイポーラトランジスタが実質的に一
体となつているものである。
第５図にSOS技術により製造した本実施例の半
導体装置を示す。サフアイヤ基板１１上にＮ形お
よびＰ形のシリコン単結晶薄膜を気相成長させた
ものである。第５図に断面図として示したものは
電界効果トランジスタFN21とFP21の部分である。
ＮチヤンネルのMOS形電界効果トランジスタ
FN21はＰ形の単結晶薄膜１３をはさむＮ型の単
結晶薄膜１２と１４により形成され、Ｐ型の単結
晶薄膜１３上にゲート１８を形成している。かか
る構成による電界効果トランジスタFN21は、Ｐ
形の単結晶薄膜１３を基板部とするＮチヤンネル
の電界効果トランジスタであると同時にＮ形薄膜
１２とＰ形薄膜１３とＮ形薄膜１４とでNPN形
のバイポーラトランジスタとして動作することに
なる。同様にＰチヤンネルのMOS形電界効果ト
ランジスタFP21は、Ｐ形薄膜１５と１７および
Ｎ形薄膜１６とゲート１９により形成され、Ｐチ
ヤンネルのMOS形電界効果トランジスタである
と同時にPNP形のバイポーラトランジスタでも
ある。なお、これらＰ形またはＮ形薄膜の間は酸
化シリコン２０によりうめられて絶縁されてい
る。
第６図にMOS技術により製造した本実施例の
半導体装置を示す。第６図に断面図として示した
ものは第５図と同じく電界効果トランジスタ
FN21とEP21の部分である。Ｐ形基板２１にＮ形
領域２２と２３を形成し、Ｎ形領域２２にはソー
スおよびドレインとなるＰ形領域２５と２４を形
成する。Ｎ形領域２３にはＰ形領域２７を形成
し、更にＮ形領域を形成する。電界効果トランジ
スタFP21に更にゲート２６を設けて構成され、
Ｎ形領域２２を基板部とするＰチヤンネルMOS
形電界効果トランジスタであると同時に、Ｐ形領
域２４とＮ形領域２２とＰ形領域２５からなる
PNP形バイポーラトランジスタとして動作する。
同様に電界効果トランジスタFN21はゲート２９
を更に設けて構成され、ＮチヤンネルのMOS形
電界効果トランジスタであると同時に、Ｎ形領域
２３とＰ形領域２７とＮ形領域２８とからなる
NPN形バイポーラトランジスタとして動作する。
ここで、電界効果トランジスタFP21はＰ型領域
２４，２５とＮ型領域２２とが横方向に配列さ
れ、電界効果トランジスタFN21はＰ型領域２７
とＮ型領域２３，２８が縦方向に配列されて配列
方向が異なつているが、いずれのトランジスタも
この配列には限定されない。
このようにこの第２の実施例によれば特に
MOS形トランジスタとバイポーラトランジスタ
を同一半導体基板上に形成するための特別な製造
技術によらずとも通常の製造技術により高速駆動
可能な半導体装置を実現できる。
次に本発明の第３の実施例による半導体装置を
第７図に示す。第１、第２の実施例による半導体
装置は、いずれもセルフラツチ機能を有してお
り、この第３の実施例はさらに制御信号に同期し
て出力を得られるように、電界効果トランジスタ
FN23，FP23から成る転送ゲートを付加させたも
のである。ここで、セルフラツチ機能についてこ
の第３の実施例を用いて説明する。中間端子に相
当するＡ点における電位VAの変化により、電界
効果トランジスタFP22へ流れ込む電流IIと電界効
果トランジスタFN22より流れ出す電流IDは、第
８図に示されるように変化する。点Ａに流れる電
流IA（＝II−ID）は、第８図に示すようにＸ点、Ｙ
点、Ｚ点でＯとなるが、Ｚ点は不安定点であるた
め、結局Ａ点の電位VAはＸ点における電位Ｏ
〔Ｖ〕、又はＹ点における電位Vcc〔Ｖ〕で安定す
ることになる。例えば、書込端子から転送ゲート
を介してＡ点に入力される入力信号のレベルが、
Vcc〔Ｖ〕からＯ〔Ｖ〕へ変化する場合、導通状態
にある電界効果トランジスタFN22より電流IDが
流れ出してＡ点の電位が速く降下する。逆に、入
力信号のレベルがＯ〔Ｖ〕からVcc〔Ｖ〕へ変化す
る場合には、電界効果トランジスタFP22へ流れ
込む電流ILによつてＡ点の電位は速く上昇するた
め、動作速度が高速化されることになる。このよ
うに、Ｘ点又はＹ点のいずれかに速く移動して安
定状態に達しようとする機能を、セルフラツチ機
能という。
そしてこの第３の実施令では、上述したように
先の実施例に加えて転送ゲート用の電界効果トラ
ンジスタFN23とFP23を、書込端子とＡ点との間
に設けている。ゲートは制御端子に接続されてお
り、入力された制御信号φ，によつてこのトラ
ンジスタFN23とFP23の動作を制御し、この半導
体装置への書込信号の入力を制御することによ
り、制御信号φ，に同期して出力を得ることが
できる。
次に本発明の第４の実施例による半導体装置を
第９図に示す。これは第３の実施例による半導体
装置を直列に接続してシフトレジスタ回路として
機能させたものである。ただ隣接した転送ゲート
用トランジスタFN23，FP23を同時に導通させな
いように制御信号φ，は逆相の信号を入力する
ようにしている。
本実施例によれば、セルフラツチ機能があるた
め転送ゲートトランジスタに少々リーク電流が流
れてもデータがこわれることはなく、スタデイツ
クなシフトレジスタ回路として動作する。
〔発明の効果〕
以上の通り、本発明によれば、基板が順バイア
スされるため、出力信号が完全に基準電源の電位
となり、大きな駆動力で高速動作することができ
る。またセルフラツチ機能を利用してメモリ回路
やシフトレジスタ回路としても動作させることが
できる。
【図面の簡単な説明】
第１図、第２図はそれぞれ従来の半導体装置の
回路図、第３図は本発明の第１の実施例による半
導体装置の回路図、第４図は本発明の第２の実施
例による半導体装置の回路図、第５図、第６図は
それぞれ同装置の断面図、第７図は本発明の第３
の実施例による半導体装置の回路図、第８図は同
装置の動作を示すグラフ、第９図は本発明の第４
の実施例による半導体装置の回路図である。 FP1，FP11，FP12，FP21，FP22……Ｐチヤン
ネルMOS形電界効果トランジスタ、FN1，
FN11，FN12，FN21，FN22……Ｎチヤンネル
MOS形電界効果トランジスタ、BP1，BP11……
PNP形バイポーラトランジスタ、BN1，BN11…
…NPN形バイポーラトランジスタ、FN23，FP23
……転送ゲート用MOS形電界トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ ソースが第１の基準電源に接続され、ゲート
    が入力端子に接続され、ドレインが出力端子に接
    続された第１導電型の第１の電界効果トランジス
    タと、 ベースが前記第１の電界効果トランジスタの基
    板部に接続され、エミツタおよびコレクタがそれ
    ぞれ前記第１の電界効果トランジスタのソースお
    よびドレインに接続された第１導電型の第１のバ
    イポーラトランジスタと、 ソースが前記第１の電界効果トランジスタの基
    板部に接続され、ゲートが前記出力端子に接続さ
    れ、ドレインが前記入力端子に接続された第１導
    電型の第２の電界効果トランジスタと、 ソースが第２の基準電源に接続され、ゲートが
    前記入力端子に接続され、ドレインが前記出力端
    子に接続された第２導電型の第３の電界効果トラ
    ンジスタと、 ベースが前記第３の電界効果トランジスタの基
    板部に接続され、エミツタおよびコレクタがそれ
    ぞれ前記第３の電界効果トランジスタのソースお
    よびドレインに接続された第２導電型の第２のバ
    イポーラトランジスタと、 ソースが前記第３の電界効果トランジスタの基
    板部に接続され、ゲートが前記出力端子に接続さ
    れ、ドレインが前記入力端子に接続された第２導
    電型の第４の電界効果トランジスタとを備えた半
    導体装置。 ２ ソースが第１の基準電源に接続され、ゲート
    が中間端子に接続され、ドレインが出力端子に接
    続された第１導電型の第１の電界効果トランジス
    タと、 ベースが前記第１の電界効果トランジスタの基
    板部に接続され、エミツタおよびコレクタがそれ
    ぞれ前記第１の電界効果トランジスタのソースお
    よびドレインに接続された第１導電型の第１のバ
    イポーラトランジスタと、 ソースが前記第１の電界効果トランジスタの基
    板部に接続され、ゲートが前記出力端子に接続さ
    れ、ドレインが前記中間端子に接続された第１導
    電型の第２の電界効果トランジスタと、 ソースが第２の基準電源に接続され、ゲートが
    前記中間端子に接続され、ドレインが前記出力端
    子に接続された第２導電型の第３の電界効果トラ
    ンジスタと、 ベースが前記第３の電界効果トランジスタの基
    板部に接続され、エミツタおよびコレクタがそれ
    ぞれ前記第３の電界効果トランジスタのソースお
    よびドレインに接続された第２導電型の第２のバ
    イポーラトランジスタと、 ソースが前記第３の電界効果トランジスタの基
    板部に接続され、ゲートが前記出力端子に接続さ
    れ、ドレインが前記中間端子に接続された第２導
    電型の第４の電界効果トランジスタと、 ドレインが前記中間端子に接続され、ソースが
    入力端子に接続され、ゲートが制御信号を入力さ
    れる制御端子に接続された転送ゲート用電界効果
    トランジスタとを備えた半導体装置。
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