JPH0357619B2

JPH0357619B2 -

Info

Publication number: JPH0357619B2
Application number: JP59073813A
Authority: JP
Inventors: Juji Iwata
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-04-12
Filing date: 1984-04-12
Publication date: 1991-09-02
Also published as: JPS60217641A

Description

【発明の詳細な説明】〔発明の属する技術分野〕本発明は高度に集積された集積回路を（以下
ICという）を実装し、かつ放熱効率の良好な超
小型リードレスチツプキヤリアに関する。[Detailed description of the invention] [Technical field to which the invention pertains] The present invention relates to a highly integrated integrated circuit (hereinafter referred to as
This invention relates to an ultra-compact leadless chip carrier that mounts an integrated circuit (IC) and has good heat dissipation efficiency.

[Description of prior art]

リードレスチツプキヤリアとしては、従来から
文献（“Chip Carriers−Their Application and
Future Direction”、T.W.Stafford IEEE
Transaction on CHMT vol CHMT−４、no.2
June 1981 198ページ第７図）のものが知られて
いる。 As for leadless chip carriers, there have been a number of references in the literature (“Chip Carriers- Their Application and
Future Direction”, TWStafford IEEE
Transaction on CHMT vol CHMT-4, no.2
June 1981 Page 198 Figure 7) is known.

従来、この種のリードチツプキヤリアは第１図
に示すようにサブストレート１のキヤビテイ内に
チツプ２をフエイスアツプ状態で接着し、チツプ
２の端子５をワイアボンデイングパツド６に接続
し、カバー３を接着した構造のものであつた。こ
の場合、ICチツプ２のそれぞれの端子５はボン
デイングパツド６からサブストレート１内の配線
を経由してサブストレート１の側面に設けられた
それぞれの外部端子４に接続されている。 Conventionally, as shown in FIG. 1, this type of lead chip carrier has a chip 2 bonded face-up inside a cavity of a substrate 1, a terminal 5 of the chip 2 connected to a wire bonding pad 6, and a cover 3 attached. It had a glued structure. In this case, each terminal 5 of the IC chip 2 is connected from a bonding pad 6 to each external terminal 4 provided on the side surface of the substrate 1 via wiring within the substrate 1.

このような構造の場合、つぎのような２つの欠
点があつた。すなわちその１つはサブストレート
１の四周の各辺から外部端子を取り出しているた
めICチツプ２の端子数が増加するに伴つて各辺
の外部端子４の数も増加し、したがつて、一辺の
長さが増大し、サブストレート１の形状が大きく
なることである。 This structure has the following two drawbacks. In other words, one of them is that the external terminals are taken out from each side of the four circumferences of the substrate 1, so as the number of terminals of the IC chip 2 increases, the number of external terminals 4 on each side also increases. The length of the substrate 1 increases, and the shape of the substrate 1 increases.

その２としては、ICチツプ２がサブストレー
ト１に接着されているため、ICチツプ２の発生
する熱の大部分はサブストレート１の底を伝わ
り、チツプキヤリアの接続される母基板側から放
熱される構造である。したがつてICチツプ２の
集積度が上つて発熱量が多くなつた場合には、チ
ツプ２の冷却が不十分となることがあつた。 Second, since the IC chip 2 is bonded to the substrate 1, most of the heat generated by the IC chip 2 is transmitted through the bottom of the substrate 1, and is dissipated from the motherboard side to which the chip carrier is connected. It is a structure. Therefore, when the degree of integration of the IC chip 2 increases and the amount of heat generated increases, cooling of the chip 2 may become insufficient.

[Purpose of the invention]

本発明の目的は、リードレスチツプキヤリアに
おいて外部接続端子パツドをその底面に格子状に
配列し、かつICチツプ本体をカバー側に接着し
た構造とすることにより、多数の端子を有し、か
つ発熱量の大きい高度に集積化されたICチツプ
を収容することのできる高端子密度で超小型であ
り、かつ放熱効率のよいリードレスチツプキヤリ
アを提供することにある。 An object of the present invention is to provide a leadless chip carrier with a structure in which external connection terminal pads are arranged in a grid pattern on the bottom surface, and the IC chip body is adhered to the cover side, so that it has a large number of terminals and generates heat. An object of the present invention is to provide a leadless chip carrier that is ultra-compact, has high terminal density, and can accommodate a large amount of highly integrated IC chips, and has good heat dissipation efficiency.

[Features of the invention]

本発明によるリードレスチツプキヤリアは、基
板表面に形成されたICチツプのリードをボンデ
イング接続するための複数個のボンデイングパツ
ドと、裏面に形成された格子状配列の端子パツド
と、これらのボンデイングパツドと端子パツドの
それぞれを接続するための配線およびヴイアホー
ル配線とを内部に含むサブストレートと、上記サ
ブストレートの側面全体を覆い、かつ四辺の側面
において接着された枠と、上記サブストレートの
表面を覆いかつ上記枠の四辺において接着された
カバーと、上記カバー内部において本体をカバー
の内面に接着され、かつリードを上記サブストレ
ート表面のボンデイングパツドに接続されたIC
チツプとから構成される。 The leadless chip carrier according to the present invention includes a plurality of bonding pads for bonding the leads of an IC chip formed on the surface of the substrate, terminal pads arranged in a grid pattern formed on the back surface, and these bonding pads. a substrate that includes wiring and via hole wiring for connecting each of the pads and terminal pads; a frame that covers the entire side surface of the substrate and is bonded on all four sides; and a frame that covers the entire side surface of the substrate; A cover that covers and is bonded to the four sides of the frame, and an IC that has a main body bonded to the inner surface of the cover and whose leads are connected to bonding pads on the surface of the substrate inside the cover.
It consists of a chip.

[Explanation based on examples]

本発明について図面を参照して詳細に説明す
る。 The present invention will be explained in detail with reference to the drawings.

第２図は本発明に係る実施例を示す図であり、
７はセラミツクサブストレート、８はICチツプ、
９は枠、１０は端子パツド、１１はICリード、
１２はボンデイングパツド、１３はチツプ端子、
１４は枠接着剤、１５はチツプ接着剤、１６はヴ
イアホール配線、１７は接続配線、１８はカバ
ー、１９はカバー接着剤である。第２図におい
て、セラミツクサブストレート７の表面にICの
端子数と等しい複数個のボンデイングパツド１２
が形成されており、このそれぞれのボンデイング
パツドにICチツプ８のICリード１１がボンデイ
ング接続されている。また、それぞれのボンデイ
ングパツド１２にはセラミツクサブストレート７
の表面に形成された複数個の接続配線１７がそれ
ぞれ接続されており、さらに、接続配線１７のそ
れぞれは、セラミツクサブストレート７内に形成
されたそれぞれのヴイアホール配線１６を経由し
てセラミツクサブストレート７の裏面に形成され
た端子パッド１０にそれぞれ接続されている。 FIG. 2 is a diagram showing an embodiment according to the present invention,
7 is a ceramic substrate, 8 is an IC chip,
9 is the frame, 10 is the terminal pad, 11 is the IC lead,
12 is a bonding pad, 13 is a chip terminal,
14 is a frame adhesive, 15 is a chip adhesive, 16 is a via hole wiring, 17 is a connection wiring, 18 is a cover, and 19 is a cover adhesive. In FIG. 2, a plurality of bonding pads 12 equal to the number of terminals of the IC are formed on the surface of the ceramic substrate 7.
are formed, and IC leads 11 of the IC chip 8 are bonded to each bonding pad. In addition, each bonding pad 12 is made of a ceramic substrate 7.
A plurality of connection wirings 17 formed on the surface of the ceramic substrate 7 are connected to each other, and each of the connection wirings 17 is connected to the ceramic substrate 7 via a respective via hole wiring 16 formed in the ceramic substrate 7. are respectively connected to terminal pads 10 formed on the back surface of the .

第３図は上記セラミツクサブストレート７の表
面の配線を示す図であり、第４図は同じく裏面の
端子パッドの配線を示すもので、第３図のように
ボンデイングパツド１２はそれぞれ接続配線１７
を介してヴイアホール配線１６に接続され、さら
にヴイアホール配線１６のそれぞれはサブストレ
ート７内を貫通して裏面の端子パッド１０のそれ
ぞれに接続される。 3 is a diagram showing the wiring on the front surface of the ceramic substrate 7, and FIG. 4 is a diagram showing the wiring of the terminal pads on the back surface.As shown in FIG.
Further, each of the via hole wirings 16 penetrates through the substrate 7 and is connected to each of the terminal pads 10 on the back surface.

以上の説明より明らかなようにICチツプ８の
全端子は、サブストレート７の裏面の格子状に配
列された端子パッド１０に外部接続のために取り
出されているので、多数の端子を高密度に取り出
すことができる。 As is clear from the above explanation, all the terminals of the IC chip 8 are taken out for external connection to the terminal pads 10 arranged in a grid on the back surface of the substrate 7, so that a large number of terminals can be arranged at high density. It can be taken out.

この理由について以下に説明する。まず、第１
図に示すような従来のチツプキヤリアでは、外部
端子４はチツプキヤリアの四辺に配置されている
ため、例えば80ピンの端子を持つICチツプを収
容し、かつ端子４の各々の間隔を１mmにとると、
サブストレート１の一辺は最低でも（80／４＋１）×１mm＝21mm の長さが必要である。この場合の端子密度は 80ピン／21mm×21mm＝0.18ピン／mm² となり、一般的なICチツプの端子密度より低い
値のものとなる。 The reason for this will be explained below. First, the first
In the conventional chip carrier shown in the figure, the external terminals 4 are arranged on the four sides of the chip carrier, so if an IC chip with 80 pin terminals is accommodated, and the interval between the terminals 4 is set to 1 mm,
One side of substrate 1 must have a minimum length of (80/4+1) x 1mm = 21mm. The terminal density in this case is 80 pins/21 mm x 21 mm = 0.18 pins/ ^mm2 , which is lower than the terminal density of a typical IC chip.

これに対して、本発明に係るチツプキヤリアで
は、第２図に示すように外部端子パッド１０は格
子状に配列されているので端子１０のそれぞれの
間隔を従来のものと同様に１mmにとると、格子状
配列の一辺の寸法は（√80ピン−１ピン）×１mm＝８mm となり、最も外側のパツドとサブストレートの縁
との間隔を両側で1.5mmずつ取つたとしても、サ
ブストレートの一辺の大きさは11mmでよいことに
なり、したがつて端子密度は 80ピン／11mm×11mm＝0.66ピン／mm² となり、従来のチツプキヤリアに比べて３倍以上
の高密度に端子を形成することができる。 On the other hand, in the chip carrier according to the present invention, the external terminal pads 10 are arranged in a grid pattern as shown in FIG. The dimension of one side of the lattice array is (√80 pins - 1 pin) x 1 mm = 8 mm, and even if the distance between the outermost pad and the edge of the substrate is 1.5 mm on both sides, the size of one side of the substrate is The size only needs to be 11 mm, and the terminal density is therefore 80 pins/11 mm x 11 mm = 0.66 pins/mm ² , making it possible to form terminals at a density more than three times that of conventional chip carriers. .

第５図は、本実施例を用いたICチツプのリー
ドの形状を示す図である。従来の場合ICチツプ
８のリード１１はICチツプをサブストレート上
に固定した後に、例えば金ワイアを用いてICチ
ツプのそれぞれの端子１３およびサブストレート
の端子パッドのそれぞれを順次ボンデイング接続
していたが、本実施例の場合はあらかじめICチ
ツプ８のそれぞれの端子１３に接続されている。
リード１１は写真に用いる35mmフイルムと同様な
スプロケツトホールを有するフイルム上に銅箔を
はりつけ、これをフオトリソグラフイーにより露
光、現象ならびにエツチングすることによつて得
られる。このようにして一工程でフイルム上に形
成されたリード１１は、金メツキを施された後、
周知のTAB（Tape Automated Bonding）技術
により、ICチツプ８上のそれぞれの端子１３に
一括ボンデイング接続された後に、リード１１を
支えていたフイルムを切り離して、第５図に示す
ようなTABリード付きのICチツプが得られる。
第６図は本実施例に用いられる枠を示す図であ
る。 FIG. 5 is a diagram showing the shape of the leads of the IC chip using this embodiment. In the past, the leads 11 of the IC chip 8 were bonded to each terminal 13 of the IC chip and each terminal pad of the substrate in sequence using, for example, gold wire after the IC chip was fixed on the substrate. , in this embodiment, are connected to the respective terminals 13 of the IC chip 8 in advance.
The lead 11 is obtained by gluing a copper foil onto a film having sprocket holes similar to 35 mm film used in photography, and exposing, developing and etching this using photolithography. The leads 11 formed on the film in one step in this way are plated with gold, and then
After the leads 11 are collectively bonded to each terminal 13 on the IC chip 8 using the well-known TAB (Tape Automated Bonding) technology, the film supporting the leads 11 is cut off to create a TAB lead-equipped structure as shown in Figure 5. You will get an IC chip.
FIG. 6 is a diagram showing a frame used in this embodiment.

第７図は本実施例に用いられるカバーを天地転
倒させて示した説明図で、４分の１断面をあらわ
している。カバー１８の下面には、ICチツプ８
の本体を接着するための接着剤１５があらかじめ
塗布されている。この接着剤には定められた温度
を一定時間印加することにより固化するような熱
伝導性の良好な樹脂接着剤が使用されている。一
例として銀フイラー導伝性エポキシ系接着剤を使
用し、約150℃の温度を30分間印加して固化する
ものがある。 FIG. 7 is an explanatory view showing the cover used in this embodiment turned upside down, and shows a 1/4 cross section. The bottom surface of the cover 18 has an IC chip 8.
Adhesive 15 for bonding the main body is applied in advance. This adhesive uses a resin adhesive with good thermal conductivity that solidifies by applying a predetermined temperature for a certain period of time. One example is one that uses a silver filler conductive epoxy adhesive and hardens it by applying a temperature of about 150°C for 30 minutes.

さて、再び第２図を参照すると、第２図に示す
ように本発明に係るチツプキヤリアでは、ICチ
ツプ８のリード１１はセラミツクサブストレート
７上のそれぞれのボンデイングパツド１２にボン
デイングされ、さらにICチツプ８の本体は、カ
バー１８の下面に固着されて、枠９の内部におさ
められる。このような構造は以下に述べるような
工法を用いることによつて可能となつている。す
なわち、 (1) セラミツクサブストレート７の四辺を覆うよ
うに枠９をかぶせセラミツクサブストレート７
の四辺の側面を接着剤１４にて接着する。この
接着は、例えば周知のろう付けにより行うこと
ができる。セラミツクサブストレート７の形成
に際しては、あらかじめ四辺の側面にタングス
テンペーストの印刷を施した後適当な温度で焼
成し、その後、ニツケルメツキ処理をする。 Now, referring to FIG. 2 again, in the chip carrier according to the present invention as shown in FIG. 2, the leads 11 of the IC chip 8 are bonded to respective bonding pads 12 on the ceramic substrate 7, and The main body of 8 is fixed to the lower surface of the cover 18 and housed inside the frame 9. Such a structure is made possible by using the construction method described below. That is, (1) Cover the ceramic substrate 7 with the frame 9 so as to cover the four sides of the ceramic substrate 7.
The four sides of the frame are adhered with adhesive 14. This adhesion can be achieved, for example, by well-known brazing. When forming the ceramic substrate 7, tungsten paste is first printed on the four sides, then fired at an appropriate temperature, and then nickel plated.

このようにして処理したセラミツクサブスト
レート７の四辺の外側面を覆うように前記枠９
をかぶせ、この合わせ部分に治具を用いて銀ろ
うまたは銀銅ろうにて所定の温度と時間にてセ
ラミツクサブストレート７と枠９との接着が完
了する。 The frame 9 is placed so as to cover the outer surfaces of the four sides of the ceramic substrate 7 treated in this manner.
The bonding between the ceramic substrate 7 and the frame 9 is completed at a predetermined temperature and time using silver solder or silver-copper solder using a jig on this mating portion.

(2) セラミツクサブストレート７の上に上記のよ
うなあらかじめリード１１の全てが接続された
ICチツプ８をフエースダウンの状態で置き、
リード１１とボンデイングパツド１２のそれぞ
れの位置を合わせる。(2) All of the leads 11 are connected in advance to the ceramic substrate 7 as described above.
Place IC chip 8 face down,
Align the lead 11 and bonding pad 12.

(3) ICリード１１とボンデイングパツド１２を
一括ボンデイングする。(3) Bond the IC lead 11 and bonding pad 12 together.

(4) カバー１８のチツプ接着剤１５をICチツプ
８の実装面に乗せ、接着剤１５とICチツプ本
体とを接触させる。(4) Place the chip adhesive 15 of the cover 18 on the mounting surface of the IC chip 8, and bring the adhesive 15 into contact with the IC chip body.

(5) これを例えば約150℃の温度で30分印加して、
接着剤１５を固化しカバー１８とICチツプ８
の接着を行う。(5) Apply this at a temperature of about 150℃ for 30 minutes,
After solidifying the adhesive 15, cover 18 and IC chip 8
Perform gluing.

(6) 枠９とカバー１８との接触部にエポキシ系接
着剤を塗布し、例えば約150℃の温度で90分間
印加し相互の接着を行う。本実施例では枠９と
カバー１８との接着をエポキシ系接着剤にて行
つているが、枠９およびカバー１８の材質をセ
ラミツクサブストレート７と熱膨張係数がほぼ
同一で、高熱特性に優れた銅タングステンまた
は銅モリブデンなどの金属材料のものを用いれ
ば熔接により実現することができる。このよう
にしてリードレスチツプキヤリアの組立てが完
了する。(6) Apply an epoxy adhesive to the contact area between the frame 9 and the cover 18, and apply a temperature of, for example, about 150° C. for 90 minutes to bond them together. In this embodiment, the frame 9 and the cover 18 are bonded using an epoxy adhesive, but the frame 9 and the cover 18 are made of a material that has almost the same coefficient of thermal expansion as the ceramic substrate 7 and has excellent high thermal properties. If a metal material such as copper tungsten or copper molybdenum is used, it can be realized by welding. In this way, the assembly of the leadless chip carrier is completed.

〔Effect of the invention〕

本発明には、以上説明したようにリードレスチ
ツプキヤリアにおいてサブストレートの裏面に外
部接続端子パツドを格子状に配列し、かつICチ
ツプ本体を熱伝導性の良好なカバー側に接着した
構造を取ることにより、端子密度が増大しかつ放
熱効率が向上するので、超高集積化されたICチ
ツプを超小型のキヤリアに実装できるという効果
がある。 As explained above, the present invention has a structure in which external connection terminal pads are arranged in a grid on the back surface of the substrate in a leadless chip carrier, and the IC chip body is bonded to the cover side with good thermal conductivity. This increases terminal density and improves heat dissipation efficiency, making it possible to mount ultra-highly integrated IC chips on ultra-small carriers.

[Brief explanation of drawings]

第１図は従来のチツプキヤリアを示す斜視図。
第２図は本発明実施例のリードレスチツプキヤリ
アの断面図。第３図は本実施例のサブストレート
の表面図。第４図は第３図のサブストレート裏面
図。第５図は本実施例によるICチツプのリード
接続状態図。第６図は本実施例のリードレスチツ
プキヤリアの枠の斜視図。第７図は本実施例によ
るリードレスチツプキヤリアのカバーの天地転倒
した場合の斜視図。１……従来型のサブストレート、２……ICチ
ツプ、３……従来型のカバー、４……従来型の外
部端子、５……チツプ端子、６……従来型のボン
デイングパツド、７……セラミツクサブストレー
ト、８……ICチツプ、９……枠、１０……端子
パッド、１１……ICリード、１２……ボンデイ
ングパツド、１３……チツプ端子、１４……枠接
着剤、１５……チツプ接着剤、１６……ヴイアホ
ール配線、１７……接続配線、１８……カバー、
１９……カバー接着剤。 FIG. 1 is a perspective view showing a conventional chip carrier.
FIG. 2 is a sectional view of a leadless chip carrier according to an embodiment of the present invention. FIG. 3 is a surface view of the substrate of this example. Figure 4 is a back view of the substrate in Figure 3. FIG. 5 is a diagram showing the lead connection state of the IC chip according to this embodiment. FIG. 6 is a perspective view of the frame of the leadless chip carrier of this embodiment. FIG. 7 is a perspective view of the cover of the leadless chip carrier according to the present embodiment when it is turned upside down. DESCRIPTION OF SYMBOLS 1... Conventional substrate, 2... IC chip, 3... Conventional cover, 4... Conventional external terminal, 5... Chip terminal, 6... Conventional bonding pad, 7... ... Ceramic substrate, 8 ... IC chip, 9 ... Frame, 10 ... Terminal pad, 11 ... IC lead, 12 ... Bonding pad, 13 ... Chip terminal, 14 ... Frame adhesive, 15 ... ...Chip adhesive, 16...Via hole wiring, 17...Connection wiring, 18...Cover,
19...Cover adhesive.

Claims

[Claims] 1. An integrated circuit chip, an integrated circuit lead connected to an electrode of the integrated circuit chip, and a bonding pad connected to the integrated circuit lead formed on the surface of the integrated circuit chip. An integrated circuit device comprising: a substrate including a means for guiding an electrode potential to the outside; and a cover covered by the substrate and in which the integrated circuit chip is housed in a space formed between the substrate and the integrated circuit device. The back side of the integrated circuit chip is bonded to the back side of the cover, and the means for guiding the potential to the outside includes via holes arranged in a grid pattern passing through the front and back sides of the substrate, and one end of which is connected to the bonding pad. The method includes a via hole wiring that penetrates the via hole, and terminal pads that are connected to the other end of the via hole wiring and are arranged in a grid on the back surface of the substrate, and a frame that is glued around the substrate; An integrated circuit device characterized by a structure in which an end portion of the cover is adhered to an upper inner surface of the frame.