JPH0359458B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明はメモリシステムに関し、さらに詳しく
いえば、スタテイツク・コラム型のDRAM
（Dynamic random access memory）を用いた
メモリシステムに関するものである。 〔開示の概要〕 以下に示すメモリシステム制御方法は、オンチ
ツプスタテイツクバツフアを具備するスタテイツ
ク・コラム型DRAMで構成されたバンクを複数
個有するメモリシステムにおいて、各々のバンク
に関連するスタテイツクバツフアをそれぞれのキ
ヤツシユとして使用することによつて、システム
全体の性能を高めるようにしたものである。 〔従来技術〕 第３図に示すように代表的なマイクロコンピユ
ータシステムはバス１４を介してメモリ１２に接
続されたCPU１０を有する。メモリバンク１６
のデータをアクセスするため、CPU１０はメモ
リコントローラ１８を使用する。メモリコントロ
ーラ１８はDRAMのリフレツシユ、バンクのイ
ンターリーブ、クロツキング、およびCPU１０
との初期接続手順を遂行する。場合によつてはシ
ステムのスループツトを増すためにキヤツシユ
（命令キヤツシユもしくはデータキヤツシユまた
はその双方）２０を有するようなマイクロコンピ
ユータもある。キヤツシユは高速のメモリであつ
て、通常、バスの脇のCPUで常駐する。キヤツ
シユに関連する制御論理はキヤツシユへのアクセ
スの回数が最大になるように働く。キヤツシユへ
のアクセスの成功は“ヒツト”と呼ばれる。要求
されたワードがキヤツシユにないとき（すなわち
“ミス”）だけ主メモリがアクセスされる。 従来のシステムの例はたとえば米国特許第
4156290号に開示されている。この特許は各々入
力レジスタおよび出力レジスタを具備した複数の
メモリチツプから成るRAM（Random access
memory）について開示するものである。メモリ
コントローラは現アドレスの最も重要な部分を記
憶する静止化レジスタを有する。静止化レジスタ
の出力はアドレス一致回路をRAMを構成するチ
ツプの入力とに接続される。メモリの各アドレス
は第１の部分および第２の部分から成る。各アド
レスの第１の部分は、それにより識別されるアド
レスのところに記憶されたメモリエレメントの全
てのワードをアドレス指定する。アドレス指定さ
れた全てのワードは対応するアドレスレジスタに
記憶される。各アドレスの第２の部分により関連
する出力レジスタを選択することができる。この
プロシージヤによれば、１ブロツクの情報の読取
りオペレーシヨンで、１回のメモリアクセス時間
と出力レジスタの読取り時間が消費される。 米国特許第4382278号に複数のレジスタと少な
くとも１つの作業スペースとを主メモリに具備し
たコンピユータシステムについて開示している。
さらに、CPU内にも複数のレジスタで構成され
た作業スペースキヤツシユメモリが在る。これら
のレジスタは主メモリの作業スペースの複数のレ
ジスタに対応するものである。コンピユータのオ
ペレーシヨンは作業スペースキヤツシユレジスタ
の内容を用いて遂行される。作業スペースキヤツ
シユレジスタの内容は、コンテクストスイツチン
グの際、主メモリの作業スペースの対応する作業
レジスタへ転送される。このような作業スペース
のシステムのアーキテクチヤによれば、高速のレ
ジスタ間オペレーシヨンおよび高速のコンテクス
トスイツチングが達成される。 ダイナミツクメモリの新しい流れとして、幾つ
かの製造業者からスタテイツク・コラム型
DRAMが提供されている。このDRAMは１行全
体を記憶するオンチツプのスタテイツクバツフア
を具備するものである。たとえば64KのDRAM
は各々256ビツトから成る256個の行を有するの
で、そのスタテイツクバツフアは256ビツトであ
る。（この様子を第２図に示す）256KのDRAM
は各々512ビツトから成る512個の行を有するの
で、そのスタテイツクバツフアは512ビツトであ
る。スタテイツクバツフアに１行が記憶されれ
ば、その行ではどのビツトでも高速にアクセス
（読取りまたは書込み）できる。130ナノ秒のサイ
クルタイムを有するDRAMの場合、スタテイツ
クバツフアのサイクルタイムは第２図に示すよう
に、わずか40ナノ秒である。 〔発明が解決しようとする問題点〕 しかしながら、以下に示したコンピユータシス
テムは性能改善の余地があり、特に最後に記した
スタテイツク・コラム型DRAMに関していえば
まだ有効に利用されるに至つていないというのが
現状である。 したがつて本発明の目的はスタテイツク・コラ
ム型のDRAMを用いてコンピユータシステム全
体の性能を大幅に改善することにある。 〔問題点を解決するための手段〕 この目的を達成するため、本発明のメモリシス
テム制御方法は、オンチツプスタテイツクバツフ
アを具備するスタテイツク・コラム型ダイナミツ
ク・ランダム・アクセス・メモリで構成されたバ
ンクを複数個有するメモリシステムにおいて、
各々のバンクに関連するスタテイツクバツフアを
それぞれのキヤツシユとして使用し、アクセスさ
れた各々のバンクの最新の行を関連するスタテイ
ツクバツフアでそれぞれ保持するようにしたこと
を特徴とする。 本発明のメモリシステムは複数のバンクとメモ
リコントローラとを有する。各々のバンクはオン
チツプスタテイツクバツフアを具備したスタテイ
ツク・コラム型DRAMチツプでアレイ構成され
る。各々のバンクに関連する上記スタテイツクバ
ツフアでそれぞれのキヤツシユを構成してこれら
のキヤツシユが関連するバンクに対してアクセス
された最新の行をそれぞれ保持する。メモリコン
トローラはメモリバスで実アドレスを受け取つて
そのアドレスからバンクの番号と行の番号を抽出
する。メモリコントローラはバンクに対してアク
セスされた行が関連するキヤツシユになるかどう
かを判断して、これが存在すればそのキヤツシユ
をアクセスし、そうでないときは、そのバンクに
対してアクセスされた行の内容と関連するキヤツ
シユの内容とを入れ換える。このため、メモリコ
ントローラは、全てのバンクに対して、キヤツシ
ユに現に存在する行の番号を含むフイールドと、
キヤツシユのための有効エントリフラグを含むフ
イールドとを保持する。 本発明によれば、DRAMに具備されオンチツ
プスタテイツクバツフアは現にアドレス指定され
た行のためのオンチツプキヤツシユとみなすこと
ができる。新しいアクセスにより異なる行のビツ
トが必要なときは、スタテイツクバツフアにある
古い方のビツトがDRAMのセルのマトリツクス
へ書き戻されスタテイツクバツフアへ新しいビツ
トがわずか130ナノ秒で自動的にロードされる。
したがつて、オペレーシヨンのサイクルタイムは
この入換えが必要なときは（それ程頻繁にはな
い）130ナノ秒であるがそれ以外はスタテイツク
バツフアの40ナノ秒となる。 〔実施例〕 第１図に実施例の構成を示す。メモリ１２は16
個のバンクを有する。各バンクは6K×４の
DRAMチツプが８個で構成される。各バンクは
256ワード（すなわち1Kバイト）のスタテイツク
バツフア２２₁ないし２２₁₆をそれぞれ有する。
バンクに関連したスタテイツクバツフアで構成さ
れたキヤツシユのことをここでは、分散型のキヤ
ツシユという意味で、“分散キヤツシユ”２４と
呼ぶことにする。分散キヤツシユ２４はバンクに
関連する高速のバツフアである。分散キヤツシユ
２４は関連するバンクのアドレス指定された最新
の行を保持する。分散キヤツシユ２４は物理的に
はDRAMチツプ上に存するものでありシステム
の外部からは付加されない。分散キヤツシユ２４
は、データ、命令およびスタツク等の何に対して
もキヤツシユとして機能する。“分散”という用
語は次の２つのことを示唆するために用いた。１
つは分散キヤツシユがCPU側でなくメモリ側に
存在するということ、もう１つの分散キヤツシユ
２４を構成する１つ１つのブロツク（スタテイツ
クバツフア２２₁ないし２２₁₆）が厳密にそれぞ
れのメモリバンクだけにしか関連しないというこ
とである。したがつて以下の説明では分散キヤツ
シユという用語は、分散キヤツシユを構成する１
つ１つのブロツクまたはその全体である分散キヤ
ツシユ２４の両方の意味で使う。 第４図は第１図の構成をより一般的に示したも
のである。第４図ではメモリ１２はｎ個のバンク
で構成される。第４図では、さらに、メモリコン
トローラ１８の入出力ラインが詳細に示してあ
る。メモリコントローラ１８はCPU１０（また
はバス１４上の他のDMAユニツト２４）から実
アドレスを受け取つて読取りオペレーシヨンまた
は書込みオペレーシヨンのためにDRAMをアク
セスする。メモリコントローラ１８は分散キヤツ
シユに現に入つている各バンクの行を追跡する。
メモリコントローラ１８は、さらに、DRAMの
リフレツシユ期間およびアクセスタイムの全ての
タイミングを制御する。メモリコントローラ１８
は、この他、バス１４との適切な初期手続き手順
のプロトコルも提供する。メモリコントローラ１
８は各バンクに対し２つのフイールドを保持し、
これにより下記の第１表（分散キヤツシユ制御テ
ーブル）に示すように、分散キヤツシユに現に入
つている行の番号と、分散キヤツシユのための有
効エントリフラグ（有効ビツト）とを記憶する。

【表】 イールド
バンクの標識ビツト（有効エントリフラグフイー
ルドのビツト）は電源投入後全て無効化される
（ゼロにセツトされる）。DRAMはリフレツシユ
オペレーシヨンの間中もスタテイツクバツフアを
使うので分散キヤツシユの内容は破壊される。し
たがつて１バンク内におけるリフレツシユオペレ
ーシヨンの後もその標識ビツトはゼロにセツトさ
れる。 バス１４からメモリ１２をアクセスする際、メ
モリコントローラ１８はそのアドレスからバンク
の番号および行の番号を抽出する。このアドレス
の構成は下記のとおりである。

【表】 〓〓〓 〓〓〓
バンク 分散キ
の行ア ヤツシ
ドレス ユ内の
アドレ
ス
メモリコントローラ１８は、そのバンクに対し
てアクセスされた行が分散キヤツシユに入つてい
るかどうか（ヒツトしたかどうか）を判断し、ヒ
ツトすれば、列アドレス（分散キヤツシユ内の場
所）を送出してそのバンクの列アドレス選択（以
下CASという）ラインを活動化する。このよう
なヒツトアクセスは、35ないし40ナノ秒のオーダ
ーできわめて高速になされる。アクセスされたワ
ードが分散キヤツシユにないときは（ミス）、分
散キヤツシユの内容を入れ換える。このため、そ
のバンクの行アドレス選択（以下RASという）
ラインが非活動化され、新しいアドレスの行番号
で再び活動化される。このオペレーシヨンで、分
散キヤツシユの内容をDRAMのセルのマトリツ
クスへ書き戻して新しい行全体を分散キヤツシユ
にロードする。このオペレーシヨンはわずか130
ナノ秒しか要しない。このように分散キヤツシユ
の内容の入れ換えは非常に短い時間ですむ。アク
セスされたワードはメモリ１２からラツチ２６へ
読み取られて、ストローブ信号により普通のやり
方でバス１４へ送られる。 ダイナミツク型のRAMはどんなものでも必ず
リフレツシユオペレーシヨンが必要である。標準
的なDRAMなら、４ミリ秒ごとに全ての行をリ
フレツシユしなければならない。256行の場合、
平均的にいえば、１つのバンクの１行は16マイク
ロ秒ごとにリフレツシユしなければならない。１
回のリフレツシユクペレーシヨンで分散キヤツシ
ユの内容が破壊されるので、16マイクロ秒ごとに
分散キヤツシユは無効化されリフレツシユ後の最
初のアクセスはミスとなる。以上のようにリフレ
ツシユがあるため、分散キヤツシユの内容は最高
16マイクロ秒しか維持されない。64ミリ秒ごとの
リフレツシユでよいような良好なDRAMを使え
ば、この点は256マイクロ秒まで改善される。さ
らにシステム全体の性能を向上させるため、全て
のバンクの同じ番号の行を同時にリフレツシユす
る。したがつてバンクの個数にかかわらず、メモ
リ全体に対して４ミリ秒で合計256回のリフレツ
シユオペレーシヨンしか要らない。リフレツシユ
オペレーシヨンそれ自体は、RASラインを活動
化すること、およびRASラインを再び非活動化
することを含む。これは130なの秒でよい。 メモリコントローラ１８はバンクを16個までア
ドレス指定できる。各バンクが64Kワード
（256Kバイト）を有するなら、1Mワード（4Mバ
イト）までアドレス指定できる。この場合、合計
4Kワード（16Kバイト）までの分散キヤツシユ
が提供される。１つのバンクにつき１ブロツクの
分散キヤツシユしか提供されないから、分散キヤ
ツシユのブロツク数を増やす目的でメモリを多数
のバンクに分けることは非常に重要である。
256KDRAMを64K×４で構成すれば、256K×１
で構成するものよりも多くのバンクが提供され
る。メモリコントローラ１８は、各バンクの
RASラインを活動状態に維持することによつて、
全てのバンクの分散キヤツシユを高速アクセスの
ために活動状態すなわちレデイ状態に保つ。メモ
リコントローラ１８はCASラインを使つてアク
セスしたいバンクを選択する。こうしてプログラ
ムに関して現に使用されている作業領域全体（コ
ード、データ、スタツク等）を分散キヤツシユに
入れることができる。複数のバンクなら、それに
より１以上の冗長なバンクを提供できるという利
点もある。こうすれば現に走行中のバンクのうち
の１つに障害があると検知されたときに適当なア
クシヨンを採ることができる。メモリコントロー
ラ１８は、CPUから受け取つたバンク番号を現
に動作中のバンクへ動的にマツピングすることが
できる。 第５図はメモリコントローラ１８の構成を示す
図である。バス制御ユニツト２８はシステムバス
１４とインターフエースする。バス制御ユニツト
２８は実アドレスを受け取つてシステムバス１４
とデータのやりとりを行う。CPUまたはシステ
ムバス１４上の他のユニツトとのトランザクシヨ
ンは、全て、制御回路３０のバスクロツクで同期
化される。CPUまたは他のユニツトは新たな読
取り要求または書き込み要求で、バスサイクルご
とにメモリコントローラ１８をアドレスすること
ができる。メモリコントローラ１８がビジー状態
にあつて要求が受諾できない場合、バス制御ユニ
ツト２８は、再試行信号を要求元に戻して次のサ
イクルでその要求を繰り返すよう要請する。メモ
リコントローラ１８が前の要求のためのデータを
返す準備を完了している場合は、メモリコントロ
ーラ１８は、１サイクル前に、データ伝送のため
にシステムバス１４を予約するようシステムのユ
ニツトへ知らせる。読取りであれ書込みであれい
かなる要求もリフレツシユ、分散キヤツシユのヒ
ツトまたはミス等の様々な状況に依存するから、
メモリコントローラの処理すべきサイクル数は未
知であるかもしれないが、その実行のシーケンス
は要求のシーケンスと全く同じである。 バツフア３２およびアドレスレジスタ３４を設
けることにより、システム１４から分散キヤツシ
ユ制御部３６およびECC（Error Cheking and
Correcjing）ユニツト３８へのアドレスおよびデ
ータのパイプラインによるフローと、ECCユニ
ツト３８からシステムバス１４へのアドレスおよ
びデータのパイプラインによるフローとを維持す
る。分散キヤツシユ制御部３６は、メモリの各バ
ンクを構成するDRAMチツプをリフレツシユで
きるよう、リフレツシユコントローラ４０とイン
ターフエースする。前述の第１図の例では、分散
キヤツシユ制御部はDRAM側の32ビツトバスと
インターフエースして16個のバンクを駆動する。
各バンクは、10個または40個のメモリチツプから
成り（“×１”または“×４”で構成するかどう
かによつてその個数が異なる）ECCビツトを具
備した32ビツト幅のメモリを構成する。分散キヤ
ツシユ制御部３６は、各バンクにおいて活動中の
行アドレスを追跡する行アドレステーブルを保持
する。ロード要求および記憶要求の全てのアドレ
スは、高速アクセスが可能かどうかを判断するた
めに、行アドレステーブルのエントリと比較され
る。分散キヤツシユ制御部３６は各バンクに対し
てRASラインおよびCASラインの１つのペアを
有する。RASを使つてDRAMの行から分散キヤ
ツシユへのロードおよびアンロードを行い、
CASを使つてそのバンクを選択する。 メモリクロツクはバスクロツクに対し非同期的
であり、それはDRAMのアクセスタイムを最適
化するように選択する。バスクロツクはプロセツ
サの速度に整合するように選択する。 リフレツシユコントローラ４０はDRAMの全
ての行の行アドレスを回帰するリフレツシユカウ
ンタを有する。リフレツシユコントローラ４０
は、さらに、リフレツシユの周期を知らせるため
のクロツクカウンタを具備する。そうしたリフレ
ツシユの周期ごとに、システムの全てのDRAM
においてリフレツシユカウンタの内容で指定され
る行がリフレツシユされ、次のリフレツシユに備
えてリフレツシユカウンタが増分される。リフレ
ツシユが行われると、分散キヤツシユ制御部３６
の行アドレステーブルの内容は無効化される。 ECCユニツト３８はパス・スルー（pass−
through）の生成、エラーの検出および訂正を行
う。１ビツトエラーは訂正されて、記録のためフ
ラグが立てられる。２ビツトエラーはシステムバ
ス１４上のユニツトに通知される。バツフアリン
グ、RAMのアクセス、およびECCはパインプラ
イン形式で遂行される。したがつて、ひとたびパ
イプラインが確立すれば、１バスサイクルにつき
１回の割合いでアクセスができる。 以下、実施例の評価結果について説明する。性
能の評価は32ビツトのマイクロプロセツサに本メ
モリシステムを接続したモデルについて行つた。
ベンチマークプログラムとしてPL／１タイプの
コンパイラを使用した。この評価の目的は、
DRAMチツプで構成されたバンクの数が増える
につれてシステムの性能および分散キヤツシユの
ヒツト率がどれだけ改善されるかを判断すること
である。この改善の評価は、1/2Ｋバイトまたは
1Kバイトのオンチツプ命令キヤツシユを具備し
たプロセツサにスタテイツク・コラム型の
DRAMを接続したものについても行つた。下記
の第２表は、命令キヤツシユを具備しないプロセ
ツサに、スタテイツク・コラム・モードを使わな
いDRAM（すなわち普通のDRAM）を接続した
システムの性能を１としたときの相対性能を示す
ものである。この表から、システムの性能がプロ
セツサの命令キヤツシユおよびメモリのバンク数
（１、２、４、８および16）によつていかに向上
するかがわかる。第２表で、メモリのバンクの数
“０”は、スタテイツク・コラム・モードを使わ
ないDRAMを接続したシステムであることを意
味する。

〔発明の効果〕

以上説明したように、本発明によればコンピユ
ータシステムの全体としての性能が従来に比べて
大幅に向上する。

【図面の簡単な説明】

第１図は本発明の実施例を説明する図、第２図
はスタテイツク・コラム型DRAMの構成とその
タイミングを簡単に説明する図、第３図は代表的
なマイクロコンピユータシステムの構成を示す
図、第４図はメモリコントローラの入出力ライン
を詳細に示す図、第５図はメモリコントローラの
構成を示す図、第６図は分散キヤツシユのヒツト
率とメモリバンクの数との関係を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 複数のバンクに編成された複数のメモリ・チ
   ツプとメモリコントローラを備え、 上記各メモリ・チツプは、行アドレス選択信号
   と行番号アドレスによりアクセスされるｍ行、ｎ
   列のメモリセル・マトリツクスを有し、 上記各バンクは、スタテイツク・コラム型ダイ
   ナミツク・ランダム・アクセス・メモリ・チツプ
   のアレイで構成され、上記行アドレス選択信号と
   行番号アドレスによりアクセスされる上記メモリ
   セル・マトリツクス内の１つの行全体のデータを
   保持する、１個のオンチツプ・スタテイツクバツ
   フアを具備し、 上記各バンクに対応する上記各スタテイツクバ
   ツフアでそれぞれ分散キヤツシユを構成し、これ
   らの分散キヤツシユが対応するバンクに対してア
   クセスされた最新の行のデータを保持し、 上記各分散キヤツシユのデータは、対応する上
   記バンクの列アドレス選択信号と列アドレスによ
   りアクセスされ、 上記メモリコントローラは、上記ダイナミツ
   ク・ランダム・アクセス・メモリを周期的にリフ
   レツシユするリフレツシユ手段と、第１、第２の
   フイールドを保有する制御テーブルと、実アドレ
   スを受取り上記ダイナミツク・ランダム・アクセ
   ス・メモリに対して読取り書込み動作を行うため
   のアクセス手段とを有し、 上記制御テーブルの第１のフイールドは上記各
   バンクに対応する分散キヤツシユに現に存在する
   行の番号を含み、第２のフイールドは上記各バン
   クに対応する分散キヤツシユのための有効エント
   リフラグを含み、上記有効エントリフラグは、あ
   る行のデータが上記行アドレス選択信号及び行番
   号アドレスに応答して上記分散キヤツシユに読込
   まれたとき対応するバンクについて有効化され、
   そのバンクのパワー・オン後及びリフレツシユ動
   作後に無効化され、 上記アクセス手段は、上記実アドレスからバン
   クの番号及び行の番号を抽出し、もしそのバンク
   に対してアクセスされた１つの行が上記制御テー
   ブルの第１のフイールドと第２のフイールドの有
   効エントリフラグにより示された分散キヤツシユ
   にあれば、そのバンクの列アドレスを発生し、列
   アドレス選択信号を活動化し、もしなければ、そ
   のバンクの行アドレス選択信号と行番号を不活動
   化するとともに、該行アドレス選択信号を新しい
   アドレスの行番号とともに再び活動化し、上記分
   散キヤツシユの内容を上記ダイナミツク・ランダ
   ム・アクセス・メモリのマトリツクスに書き戻
   し、そのバンクの新しい行のデータを上記分散キ
   ヤツシユにロードする、 ことを特徴とするコンピユータ・メモリシステ
   ム。