JPH0365044B2 - - Google Patents
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- Publication number
- JPH0365044B2 JPH0365044B2 JP56203182A JP20318281A JPH0365044B2 JP H0365044 B2 JPH0365044 B2 JP H0365044B2 JP 56203182 A JP56203182 A JP 56203182A JP 20318281 A JP20318281 A JP 20318281A JP H0365044 B2 JPH0365044 B2 JP H0365044B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power
- output
- power source
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は電力増幅器に関し、特に電力損失を軽
減した高効率の電力増幅器に関するものである。
減した高効率の電力増幅器に関するものである。
従来の電力増幅回路においては、電源電圧を一
定に設定してこれにより出力増幅トランジスタへ
給電を行つている関係上、当該電源電圧レベル
は、負荷に要求される最大電力により決定される
高い値となつている。そのために信号レベルが小
なる場合にも、この高い電源が出力増幅トランジ
スタに給電されているからこのトランジスタによ
る電力損失が著しく大となり、電力変換効率が悪
くまた放熱のための放熱器が大となり装置の小型
化を阻止している。オーデイオ機器においては、
一般に平均入力信号レベルは小であることから、
オーデイオ用電力アンプでは、上記問題は顕著で
ある。
定に設定してこれにより出力増幅トランジスタへ
給電を行つている関係上、当該電源電圧レベル
は、負荷に要求される最大電力により決定される
高い値となつている。そのために信号レベルが小
なる場合にも、この高い電源が出力増幅トランジ
スタに給電されているからこのトランジスタによ
る電力損失が著しく大となり、電力変換効率が悪
くまた放熱のための放熱器が大となり装置の小型
化を阻止している。オーデイオ機器においては、
一般に平均入力信号レベルは小であることから、
オーデイオ用電力アンプでは、上記問題は顕著で
ある。
これら問題点を解決すべく、増幅トランジスタ
への供給電源電圧レベルを信号レベルに応じて変
化させて電力効率改善を行う方式が提案されてい
る。かかる方式では、いずれも出力トランジスタ
のコレクタ電圧を変化されるものであり、一方、
トランジスタ素子ではコレクタ・ベース間等価容
量Cobやコレクタ・エミツタ間内部アドミツタン
スhoe等があるから、上記コレクタ電圧の変化に
より、Cobを介してその変化がベース入力へ帰還
されたりまた、hoeを介してエミツタにその変化
が帰還される等の問題がある。特にCobによる影
響は高周波領域になる程大となり、増幅器の負帰
還が高周波領域になる程かけにくくなることとな
つて、負帰還による改善は困難である。従つて、
高域程歪が増大するという欠点がある。
への供給電源電圧レベルを信号レベルに応じて変
化させて電力効率改善を行う方式が提案されてい
る。かかる方式では、いずれも出力トランジスタ
のコレクタ電圧を変化されるものであり、一方、
トランジスタ素子ではコレクタ・ベース間等価容
量Cobやコレクタ・エミツタ間内部アドミツタン
スhoe等があるから、上記コレクタ電圧の変化に
より、Cobを介してその変化がベース入力へ帰還
されたりまた、hoeを介してエミツタにその変化
が帰還される等の問題がある。特にCobによる影
響は高周波領域になる程大となり、増幅器の負帰
還が高周波領域になる程かけにくくなることとな
つて、負帰還による改善は困難である。従つて、
高域程歪が増大するという欠点がある。
本発明の目的は上記欠点を除去して高効率化を
図り得る電力増幅器を提供することである。
図り得る電力増幅器を提供することである。
本発明による電力増幅器は、異なる電圧レベル
を有する電源より夫々給電される第１及び第２の
トランジスタを等価的にダーリントン構成とし、
また高レベルの電源より給電される第２及び第３
のトランジスタを等価的にインバーテツドダーリ
ントン構成とし、低出力時には、第１及び第２の
トランジスタによるダーリントン構成により負荷
へ電力を供給し、高出力時には第２及び第３のト
ランジスタによるインバーテツドダーリントン構
成により負荷へ電力を供給するようにしたことを
特徴としている。
を有する電源より夫々給電される第１及び第２の
トランジスタを等価的にダーリントン構成とし、
また高レベルの電源より給電される第２及び第３
のトランジスタを等価的にインバーテツドダーリ
ントン構成とし、低出力時には、第１及び第２の
トランジスタによるダーリントン構成により負荷
へ電力を供給し、高出力時には第２及び第３のト
ランジスタによるインバーテツドダーリントン構
成により負荷へ電力を供給するようにしたことを
特徴としている。
以下に図面を用いて本発明について説明する。
第１図は本発明の原理を示す回路図であり、第
１の電源１と第２の電源２とが設けられており、
第１及び第２の電源の各出力VL及びVHとの関係
はVL＜VHなるように設定されている。第１の電
源電圧VLは一方向性ダイオードD1を介して第１
のNPNトランジスタQ1の給電端子であるコレク
タへ印加されており、そのエミツタフオロワ出力
が負荷RLへ供給されている。第２の電源電圧VH
は低抵抗R1を介して第２のNPNトランジスタQ2
のコレクタへ給電されており、このエミツタ出力
がトランジスタQ1のベース入力となつて、両ト
ランジスタは等価的にダーリントン接続構成とな
つている。
１の電源１と第２の電源２とが設けられており、
第１及び第２の電源の各出力VL及びVHとの関係
はVL＜VHなるように設定されている。第１の電
源電圧VLは一方向性ダイオードD1を介して第１
のNPNトランジスタQ1の給電端子であるコレク
タへ印加されており、そのエミツタフオロワ出力
が負荷RLへ供給されている。第２の電源電圧VH
は低抵抗R1を介して第２のNPNトランジスタQ2
のコレクタへ給電されており、このエミツタ出力
がトランジスタQ1のベース入力となつて、両ト
ランジスタは等価的にダーリントン接続構成とな
つている。
また、エミツタに第２の電源電圧が給電された
第３のPNPトランジスタQ3が設けられており、
第２のトランジスタQ2のコレクタがベースに接
続されそのコレクタが第１のトランジスタのエミ
ツタに接続されている。従つて、トランジスタ
Q2のエミツタとトランジスタQ3のコレクタとは、
トランジスタQ1のベース・エミツタ間PN接合を
介して接続されていることになり、これら両トラ
ンジスタQ2，Q3はインバーテツドダーリントン
接続構成となつている。
第３のPNPトランジスタQ3が設けられており、
第２のトランジスタQ2のコレクタがベースに接
続されそのコレクタが第１のトランジスタのエミ
ツタに接続されている。従つて、トランジスタ
Q2のエミツタとトランジスタQ3のコレクタとは、
トランジスタQ1のベース・エミツタ間PN接合を
介して接続されていることになり、これら両トラ
ンジスタQ2，Q3はインバーテツドダーリントン
接続構成となつている。
かかる構成において、回路入力viすなわち回路
出力v0のレベルが小でv0＜＋VLであれば、ダイ
オードD1はオンとなつてトランジスタQ1のコレ
クタには第１の電源電圧VLが給電される。この
時抵抗R1を小さく設定しておけば第３のトラン
ジスタQ3をオフに維持しておくことができるか
ら、小信号時の等価回路は第２図の如くなり、第
１及び第２のトランジスタQ1，Q2はダーリント
ン接続されたエミツタフオロワとして動作する。
この時の第１のトランジスタQ1の消費電力PC1
は、 PC1＝（VL−v0）・iQ1 ……(1) となる。ここに、iQ1はトランジスタQ1の電流で
ある。
出力v0のレベルが小でv0＜＋VLであれば、ダイ
オードD1はオンとなつてトランジスタQ1のコレ
クタには第１の電源電圧VLが給電される。この
時抵抗R1を小さく設定しておけば第３のトラン
ジスタQ3をオフに維持しておくことができるか
ら、小信号時の等価回路は第２図の如くなり、第
１及び第２のトランジスタQ1，Q2はダーリント
ン接続されたエミツタフオロワとして動作する。
この時の第１のトランジスタQ1の消費電力PC1
は、 PC1＝（VL−v0）・iQ1 ……(1) となる。ここに、iQ1はトランジスタQ1の電流で
ある。
次に、入力信号viが増大してv0≧VLとなれば、
トランジスタQ1は飽和状態となりダイオードD1
がオフとなるから、トランジスタQ1のコレクタ
への給電は断となる。そして、抵抗R1の両端電
圧も増大するから第３のトランジスタQ3がオン
となる。従つて、この時の等価回路は第３図に示
すようになる。ここに、ＤはトランジスタQ1の
ベース・エミツタ間接合ダイオードを示してい
る。すなわち、トランジスタQ2，Q3によりイン
バーテツドダーリントン接続構成のエミツタフオ
ロワ回路となり、負荷RLへの電力供給が主とし
て第３のトランジスタQ3によつてなされる。こ
こで、トランジスタQ3の消費電力PC3は、 PC3＝（VH−v0）・iQ3 ……(2) と表わされる。ここにiQ3はトランジスタQ3に流
れる電流である。
トランジスタQ1は飽和状態となりダイオードD1
がオフとなるから、トランジスタQ1のコレクタ
への給電は断となる。そして、抵抗R1の両端電
圧も増大するから第３のトランジスタQ3がオン
となる。従つて、この時の等価回路は第３図に示
すようになる。ここに、ＤはトランジスタQ1の
ベース・エミツタ間接合ダイオードを示してい
る。すなわち、トランジスタQ2，Q3によりイン
バーテツドダーリントン接続構成のエミツタフオ
ロワ回路となり、負荷RLへの電力供給が主とし
て第３のトランジスタQ3によつてなされる。こ
こで、トランジスタQ3の消費電力PC3は、 PC3＝（VH−v0）・iQ3 ……(2) と表わされる。ここにiQ3はトランジスタQ3に流
れる電流である。
いま、トランジスタQ1，Q3の能動状態におけ
るhfe（電流増幅率）は共に十分大きいものとすれ
ば、各ベース電流は無視可能であるから、負荷電
流は共にiQ1，iQ3が支配的となり、そして負荷電
流はv0／RLであるから、(1)、(2)式は PC1≒（VL−v0）・v0／RL ……(3) PC3≒（VH−v0）・v0／RL ……(4) となる。よつて、小信号時v0＜VLの時には(3)式
が成立して、消費電力は低い電源電圧VLにて決
定されるので、VH＞VLとすることにより効率改
善が図れる。
るhfe（電流増幅率）は共に十分大きいものとすれ
ば、各ベース電流は無視可能であるから、負荷電
流は共にiQ1，iQ3が支配的となり、そして負荷電
流はv0／RLであるから、(1)、(2)式は PC1≒（VL−v0）・v0／RL ……(3) PC3≒（VH−v0）・v0／RL ……(4) となる。よつて、小信号時v0＜VLの時には(3)式
が成立して、消費電力は低い電源電圧VLにて決
定されるので、VH＞VLとすることにより効率改
善が図れる。
ここで、VL，VHをそれぞれ一定電圧とすれば、
トランジスタQ1，Q3のコレクタ・エミツタ間電
圧VCEは出力v0のみに支配されるからこのVCEの
変化による前述した欠点は排除される。もつと
も、VCEによる変化の欠点を考慮しなければ、
VL，VHを信号レベルに応じて変化するようにす
れば効率改善が一層期待される。
トランジスタQ1，Q3のコレクタ・エミツタ間電
圧VCEは出力v0のみに支配されるからこのVCEの
変化による前述した欠点は排除される。もつと
も、VCEによる変化の欠点を考慮しなければ、
VL，VHを信号レベルに応じて変化するようにす
れば効率改善が一層期待される。
第４図は本発明の実施例回路図であり、第１図
の回路をＢ級プツシユプルアンプに用いた場合の
例である。第１図と同等部分は同一符号が付され
ており、また負側については正側素子と同等符号
に「′」を付して示している。
の回路をＢ級プツシユプルアンプに用いた場合の
例である。第１図と同等部分は同一符号が付され
ており、また負側については正側素子と同等符号
に「′」を付して示している。
電圧増幅段は、トランジスタQ4，Q5及び電流
源I1よりなる差動アンプ構成であり、トランジス
タQ4のコレクタ負荷R2による出力がドライバト
ランジスタQ6のベース入力となつている。この
トランジスタQ6のコレクタ出力がトランジスタ
Q2，Q2′のベースへ供給されている。尚、ダイオ
ードD2、抵抗R3及び電流源I0により出力トラン
ジスタQ1〜Q3，Q1′〜Q3′のバイアス回路が構成
されている。
源I1よりなる差動アンプ構成であり、トランジス
タQ4のコレクタ負荷R2による出力がドライバト
ランジスタQ6のベース入力となつている。この
トランジスタQ6のコレクタ出力がトランジスタ
Q2，Q2′のベースへ供給されている。尚、ダイオ
ードD2、抵抗R3及び電流源I0により出力トラン
ジスタQ1〜Q3，Q1′〜Q3′のバイアス回路が構成
されている。
このように、本発明によれば簡単な構成で電力
効率の改善が可能であると共に各トランジスタの
コレクタの電位は電源により変動しないので、
Cobやhoe等の悪影響をなくすことができる。
効率の改善が可能であると共に各トランジスタの
コレクタの電位は電源により変動しないので、
Cobやhoe等の悪影響をなくすことができる。
第１図は本発明の原理を示す回路図、第２図及
び第３図は第１図の回路の各動作状態における等
価回路図、第４図は本発明の実施例の回路図であ
る。 主要部分の符号の説明、１……第１の電源、２
……第２の電源、Q1……第１のトランジスタ、
Q2……第２のトランジスタ、Q3……第３のトラ
ンジスタ、D1……給電阻止用ダイオード、RL…
…負荷。
び第３図は第１図の回路の各動作状態における等
価回路図、第４図は本発明の実施例の回路図であ
る。 主要部分の符号の説明、１……第１の電源、２
……第２の電源、Q1……第１のトランジスタ、
Q2……第２のトランジスタ、Q3……第３のトラ
ンジスタ、D1……給電阻止用ダイオード、RL…
…負荷。
Claims (1)
- １ 第１の電源と、前記第１の電源電圧より高い
電圧を発生する第２の電源と、前記第１の電源に
より給電される第１のトランジスタと、前記第２
の電源により給電され制御端子に入力信号が印加
される第２のトランジスタと、前記第２の電源に
より給電される第３のトランジスタとを含み、前
記第１のトランジスタと前記第２のトランジスタ
とが等価的にダーリントン接続構成され前記第１
のトランジスタの出力端子より出力を得る第１の
ダーリントン回路と、前記第２のトランジスタと
前記第３のトランジスタとが等価的にインバーテ
ツドダーリントン接続構成され前記第３のトラン
ジスタの出力端子より出力を得る第２のダーリン
トン回路とを有し、前記第１のトランジスタの出
力端子と前記第３のトランジスタの出力端子との
接続点より導出された回路出力によつて負荷を駆
動するようにした電力増幅器であつて、前記回路
出力レベルが前記第１の電源電圧よりも小のとき
に前記第３のトランジスタをオフとする手段と、
前記回路出力レベルが前記第１の電源電圧よりも
大のときに前記第１のトランジスタへの給電を断
とする手段とを備えたことを特徴とする電力増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20318281A JPS58104509A (ja) | 1981-12-16 | 1981-12-16 | 電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20318281A JPS58104509A (ja) | 1981-12-16 | 1981-12-16 | 電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58104509A JPS58104509A (ja) | 1983-06-22 |
| JPH0365044B2 true JPH0365044B2 (ja) | 1991-10-09 |
Family
ID=16469811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20318281A Granted JPS58104509A (ja) | 1981-12-16 | 1981-12-16 | 電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58104509A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2667461A1 (fr) * | 1990-09-28 | 1992-04-03 | Philips Composants | Module amplificateur de classe g. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5428350U (ja) * | 1977-07-28 | 1979-02-24 | ||
| FR2470484A1 (fr) * | 1979-11-23 | 1981-05-29 | Thomson Csf | Procede de commande d'un montage darlington et montage darlington a faibles pertes |
-
1981
- 1981-12-16 JP JP20318281A patent/JPS58104509A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58104509A (ja) | 1983-06-22 |
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