JPH0367341B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体集積回路の配線方式に係り、
特に半導体集積回路において給電配線領域を低減
させるのに好適な半導体集積回路の配線方式に関
する。

〔発明の背景〕

従来の半導体集積回路の配線方式について、第
３図乃至第５図により、４種類のタイミング信号
を１種類当り４個のインバータセルを用いて分配
する論理の例で説明する。

第３図において、１は入力信号１１の反転信号
を出力信号１２として出力する論理セルである。
出力信号１２が立上がるとき、高電位レベルの給
電線１３より電流iHが流れる。また出力信号１
２が立下がるとき、低電位レベルの給電線１４に
対し電流iLが流れる。

第４図において、２は前記論理セル１を４個集
積したブロツクである。入力信号２１は４個の論
理セル１に共通に入力されている。したがつて、
論理セル１の出力信号２２は全て同一波形とな
り、このとき給電線２３に流れる電流iBは、１
個の論理セルに流れる電流の４倍になる。なお、
第４図では低電位側の給電線は省略されている。

第５図は、前記ブロツク２を４個チツプ上に配
置した集積回路３を示す。

各ブロツク２にはそれぞれ入力信号３１が入力
されており、２個のブロツク２に給電線３３がそ
れぞれ接続されている。給電線３３は、チツプの
給電端子３４に接続されている。いま、入力信号
線３１にそれぞれ異なつた時刻に変化する信号
IN１，IN２，IN４を入力すると、給電線３３に
流れる電流ic１，ic２は、１個の論理セル１の時
に流れる電流の４倍の電流が２回にわたつて流れ
ることになる。なお、低電位側の給電線は省略さ
れている。

かかる論理セルはタイミング信号の分配に使用
されている。該タイミング信号は、順序回路に
は、必要不可欠のものであり、チツプ内の多数の
フリツプフロツプ等の記憶セルに使用される。し
たがつて、タイミング分配用の論理セルは高駆動
能力のセルが使用される。このため１つのタイミ
ング分配用セルに流れる電流は、他の一般的な論
理セルに対し、数倍〜数10倍の電流が流れ、これ
に耐えられる電源線幅を確保しなければならない
ことになる。この結果、限られたチツプ面積に占
める給電線の面積が多大となり、通常信号線の配
線等を困難にし、最終的にはチツプサイズを拡大
しなければならないということにもなりかねない
ものであつた。

〔発明の目的〕

本発明の目的は、給電のために必要な配線の面
積を最小限のものとし、チツプサイズを極力小さ
くし得る半導体集積回路の配線方式を提供するこ
とにある。

〔発明の概要〕

本発明の半導体集積回路の配線方式は、セルの
出力信号が変化する瞬間のみ電流が流れるという
半導体素子、例えばCMOSの特性と、複数のタ
イミングに同期して動作する論理回路では、同一
時刻に出力信号が変化するセル数は、タイミング
の相数に反比例することに着目し、同一の給電線
に接続する同一時刻に変化するセル数を限定する
ことにより給電線幅を最少幅とすることを可能に
したものである。

〔発明の実施例〕

以下、本発明の一実施例を第１図及び第２図に
より説明する。

第２図は、タイミング分配用の高駆動能力セル
（以下、セルという。）４１を４個実装したブロツ
ク４を示す。

４個のセル４１には、それぞれ信号線４２が入
力されており、セル４１の出力は、信号線４３に
よりフリツプフロツプ（図示せず）等の入力とし
て分配される。セル４１への給電は、給電線４４
より行われる。なお、低電位側の給電線は省略し
てある。

いま、入力信号線４２にそれぞれ信号IN１，
IN２，IN３，IN４を位相をずらして入力したと
すると、出力信号線４３にそれぞれOUT１，
OUT２，OUT３，OUT４の信号が出力される。
この時、給電線４４１〜４４４に流れる電流は、
iB１〜iB４のようになり、したがつて給電線４
４にはiBに示すようにある時刻では１つのセル
４１に流れる電流量しか流れないことになる。

第１図は、前記ブロツク４を、４個配置した集
積回路５を示すものである。各ブロツク４にはそ
れぞれ入力信号線５１が４本ずつ入力されてお
り、給電は２個のブロツク４に対し同一の給電線
５２により行われる。給電線５２は、チツプの給
電端子５３に接続されている。入力信号は、第２
図で示したのと同じく、IN１，IN２，IN３，
IN４である。したがつて１つのブロツク４に着
目すると、該ブロツク内で出力波形が変化してい
るセル、即ち電流が流れているセルは唯一であ
り、給電線５２１〜５２４にはセル４１の１個分
の電流が流れるのみである。ゆえに、給電線５２
にはic１，ic２に示すように、ある時刻ではセル
４１は２個分の電流が流れるだけである。

以上の構成を、前記従来例と比較すると、ブロ
ツク４内の給電線４４および各ブロツク４への給
電線５２１〜５２４は、流れる電流量が4/1につ
き給電線幅も4/1となり、給電線５２は同様に2/1
の給電線幅で良いことになる。

以上のように、第１図及び第２図の実施例では
ブロツク単位に同時刻に切替るセル数を１個に制
限したため、ブロツク内の電源線幅は、セル１個
に流れる電流に耐えられる給電線幅を確保すれば
良く、チツプの給電端子に接続する給電線幅も、
セル２個分の電流に耐えられる給電線幅で良いこ
とになり、従来にくらべ給電に必要とする給電線
が占める面積の割合を格段に減少させることがで
きる。

なお、本実施例では、４種類の信号を一種類当
り４個のセルを用いて分配する論理としている
が、信号の種類数、信号の分配に必要とするセル
数に応じ最適なブロツク数を設定すれば良いこと
は言うまでもない。また、給電端子も２個に限定
したが、さら多数の端子を有するチツプであるな
らば、ブロツク単位に給電端子を使い分け、さら
に給電線幅を減少せしめることができることは明
らかである。

第６図及び第７図に本発明の他の実施例を示
す。第６図はセル５１を８個実装した１つのブロ
ツク５を示したものである。該ブロツク５に、２
つの信号IN１，IN２が与えられ、それぞれ４個
のセル単位に共通に入力される。各セル５１への
給電は給電線５２により行われる。信号IN１，
IN２を位相をずらして入力することにより、そ
れぞれ４つを１組とする出力信号OUT１，OUT
２が位相をすらして得られる。第７図は、第６図
のブロツク５を８個配置して集積回路６を構成し
たものである。各ブロツク５には、２つのブロツ
ク単位にそれぞれ位相をずらして２つずつ入力信
号INi，INj（ｉ＝１，３，５，７，ｊ＝２，４，
６，８）が共通に与えられている。即ち、本実施
例においては、１ブロツク５内に８個のセル５１
を実装しても、該ブロツク内の電源線幅はセル４
個に流れる電流に耐えられる給電線幅でよい。

〔発明の効果〕

以上説明したように、本発明によれば、給電線
に流れる電流量が時間軸に対し平準化されるた
め、少ない給電線幅による配線が可能となる。し
たがつて、チツプ面積に占める電源配線領域を低
減せしめることができる。このため、さらに、よ
り高密度の集積回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のチツプ内ブロツク
配置図およびその波形図、第２図は第１図におけ
るブロツク内構成図およびその波形図、第３図は
従来技術における基本的論理セルの構成図および
その波形図、第４図は従来技術におけるブロツク
内構成図および波形図、第５図は従来技術におけ
るチツプ内ブロツク配置図およびその波形図、第
６図は本発明の他の実施例のブロツク内構成図、
第７図は第６図のブロツクを使用したチツプ内ブ
ロツク配置図である。 １……セル、１１……入力信号線、１２……出
力信号、１３……給電線、１４……給電線、２…
…ブロツク、２１……入力信号線、２２……出力
信号線、２３……給電線、３……チツプ（集積回
路）、３１……給電端子、３４……給電端子、４
……ブロツク、４１……セル、４２……入力信号
線、４３……出力信号、４４……給電線、５……
チツプ（集積回路）、５１……入力信号線、５２
……給電線、５３……給電端子。

Claims (1)

【特許請求の範囲】
1. １ 複数個の論理セルの集合体であるブロツクを
   複数個内蔵した集積回路において、該集積回路に
   複数の給電端子と、該給電端子に接続する第１の
   給電線と、該第１の給電線から前記ブロツクに給
   電する第２の給電線と、該第２の給電線と接続す
   る第３のブロツク内給電線と、該第３の給電線か
   らブロツク内論理セルに給電する第４の給電線と
   からなる給電線を具備し、同一時刻に動作する複
   数個の論理セルは複数個のブロツクに分割して実
   装し、且つ同一時刻に動作する論理セルを含む複
   数のブロツクは、異なる給電端子より給電すべく
   ブロツク配置とすることを特徴とする半導体集積
   回路の配線方式。