JPH0368476B2

JPH0368476B2 -

Info

Publication number: JPH0368476B2
Application number: JP61032055A
Authority: JP
Inventors: Aran Ianatsushii Robaato
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1985-04-15
Filing date: 1986-02-18
Publication date: 1991-10-28
Also published as: EP0199134A2; EP0199134B1; DE3686436T2; US4685088A; JPS61237289A; EP0199134A3; CA1233259A; DE3686436D1

Description

【発明の詳細な説明】Ａ産業上の利用分野本発明はメモリ・システム、特にメモリ・シス
テムの性能を改善するためのシステム及び装置に
関する。

Ｂ従来技術及びその問題点従来のメモリ・システムには重大な欠点があ
る。

即ち、メモリ・サイクル中のどの時点でも、従
来のメモリ・システムの全回路のうち小部分しか
活動していない。その結果、メモリ・チツプのア
ドレス・バス及びデータ・バスは、かなりの期間
の間、不必要に遊休状態になつている。この問題
に対する従来の解決策は、典型的には高価なもの
であり、メモリ・チツプのデイスジヨイント・バ
ンクにわたる時間マルチプレクシングの使用に基
いている。時間マルチプレクシング方式では、
個々のメモリ・チツプは使用度が低く、メモリ・
チツプ・アドレシング論理が複雑であり、且つこ
の時間マルチプレクシング方式によつて行なわれ
るインターリーブ技術は、バスの効率的使用を達
成するために、アドレシング・パターンに非常に
敏感である。

従来のメモリ・システムでは、下記の読取サイ
クルが典型的である。メモリ・アレイ中のメモ
リ・セルは、行アドレスを与える事によつて選択
される。行アドレスは、行デコーダによつて１−
of−ｎ信号にデコードされ、次にドライバ回路に
よつて増幅される。この信号はメモリ・アレイ中
の正しい行を選択する。メモリ・アレイ中の選択
された行は、センス増幅器によつて読取られる。
列アドレスは、その行から適当なビツトを選択す
るためにマルチプレクサによつてデコードされ
る。書込みサイクルでは、入力データをデマルチ
プレクスし、選択された行を変更するために列情
報が使われる。

従来のメモリ・システムにおける読取サイクル
に関して言えば、制御の場所はメモリ・チツプを
移動し、その通過後の回路を遊休状態のままに残
す。例えば、メモリ・アレイがアクセスされてい
る間、行デコーダは遊休状態になる。この回路が
再度使用されるのは、全サイクルの終了後でしか
ない。

Ｃ問題点を解決するための手段従つて本発明の目的は、メモリ・システムの構
成部品が全動作サイクルの間、連続的且つ反復的
に利用でき、従つてメモリ・システムを構成する
構成部品を最大限に利用できるメモリ・システム
を提供する事である。

本発明のメモリ・システムは、メモリ・システ
ムに対する読取り又は書込みの間にインターリー
ブ技術の代りにパイプライン技術を利用する。パ
イプライン技術は、メモリ・システムを構成する
構成部品の最大限の利用を達成する。

また、パイプライン技術を利用すれば、メモ
リ・システムによつて単位時間中に収容できるメ
モリ参照の数を非パイプライン方式のシステム以
上に増大させる事ができる。

本発明の目的は、パイプライン方式で機能する
メモリ・システムを設計することによつて達成さ
れる。本発明のメモリ・システムにおいて、複数
のラツチ回路が、メモリ・システム内の戦略的位
置に配置される。例えば、ラツチ回路は、行デコ
ーダとドライバ回路との間、ドライバ回路とメモ
リ・アレイとの間、メモリ・アレイと複数のセン
ス増幅器との間、及びセンス増幅器とマルチプレ
クサとの間に配置される。本発明のメモリ・シス
テム内でパイプライン技術を実施する目的で、複
数の他のラツチ回路がメモリ・システム内の他の
位置に配置される。ラツチ回路はメモリ・システ
ム内を伝播して行くデータ値を記憶し、従つてメ
モリ・システムをより煩繁に使用する事を可能に
する。その結果、本件メモリ・システムの全ての
構成部品は完全な動作サイクルの間、連続的且つ
反復的に使用される。

Ｄ実施例第２図を参照すると、時間遅延の物理的特性を
示す、即ち入力信号が一定の期間の経過後にのみ
出力信号として反映される回路が示されている。
第２図において、最初の入力信号は入力端子１０
から回路(1)（CKT１と略記）１２、回路(2)
（CKT２と略記）１４、ａ及び回路(3)（CKT３
と略記）１６を経由して出力端子２０に伝播され
る。第２の入力信号は、最初の入力信号が出力端
子２０に現れるまで、第２図の回路を伝播し始め
ないかもしれない。この時第２図の回路の構成部
品に関しては不必要な遊休時間が予期される。例
えばCKT(1)１２は、最初の入力信号がCKT(2)１
４及びCKT(3)１６を伝播する間、遊休状態にと
どまる。

第３図を参照すると、第２図に関して述べたの
と同じ時間遅延の物理的特性を示す別の回路が示
されている。この回路はパイプラインの概念を利
用している。第３図で、CKT(1)１２はその出力
が、そしてCKT(2)１４はその入力がラツチ回路
１３に接続されている。同様に、CKT(2)１４は
出力が、またCKT(3)１６は入力がラツチ回路１
５に接続されている。動作中、最初の入力信号が
入力端子１０から伝播する時、最初の入力信号は
クロツク信号「CLK」に応答してラツチ回路１
３にラツチされ始める。最初の入力信号がラツチ
回路１３にラツチされる時、入力端子１０の第２
の入力信号が第３図のCKT(1)１２を伝播し始め
る事が可能になる。最初の入力信号がラツチ１５
にラツチされる時、第２の入力信号はラツチ１３
にラツチされ、第３の入力信号が第３図のCKT
(1)１２を伝播し始める事が可能になる。従つて、
第３図の各回路CKT(1)１２、CKT(2)１４及び
CKT(3)１６は、第２図のCKT(1)１２、CKT(2)１
４及びCKT(3)１６よりも頻繁に使用される。さ
らに第３図の回路に関して、最初の入力信号が出
力２０に到達する時、第４の入力信号がCKT(1)
１２を伝播し始める。しかし、第２図の回路で
は、最初の入力信号が出力２０に到達する時、第
２の入力信号がCKT(1)１２を伝播し始める。従
つて、第３図の回路は第２図の回路よりも効率的
である。さらに、後続する入力を第２図の回路に
加える事のできる速度はCKT(1)、CKT(2)及び
CKT(3)の遅延の和に反比例するが、一方後続す
る入力を第３図の回路に加える事のできる速度は
CKT(1)、CKT(2)又はCKT(3)のいずれかの最大遅
延に反比例する。従つて、CKT(1)、CKT(2)及び
CKT(3)が、その時間遅延がゼロよりも大きい、
実現可能な、物理的装置であると仮定すると、第
３図の回路は第２図の回路よりも速い速度で入力
値を受け入れることが必然的にできるはずであ
る。

第４図を参照すると、典型的なメモリ・システ
ム３０が示されている。第４図で、メモリ・シス
テム３０は、複数の行及びそれに交差する複数の
列を含むメモリ・アレイ３０ａを含んでいる。１
つの行と１つの列との交点は１つのメモリ・セル
の位置を定義する。メモリ・アレイ３０ａの各行
には、ドライバ回路３０ｃを経由して行デコーダ
３０ｂが接続されている。行アドレスは、バス３
０ｄから行アドレス・レジスタ３０ｅを経由して
行デコーダ３０ｂにより受け取られる。メモリ・
アレイ３０ａの各列は、複数の対応するセンス／
リフレツシユ増幅器３０ｇを経て、マルチプレク
サ３０ｆの対応する入力に接続されている。メモ
リ・システム３０中の構成要素の機能はタイミン
グ及び制御回路３０ｈによつて制御される。

第４図を参照すると、動作時に、バス３０ｄ上
の行アドレスは行アドレス・レジスタ３０ｅに記
憶され、行デコーダ３０ｂによつてデコードされ
る。行デコーダ３０ｂは１つの出力信号を発生
し、ドライバ回路３０ｃを付勢する。ドライバ回
路３０ｃは、メモリ・アレイ３０ａの対応する行
を付勢し選択する対応する出力信号を発生する。
対応する行の各セルに記憶されているデータは、
メモリ・アレイ３０ａから読み取られる。データ
は、メモリ・アレイ３０ａからの複数の出力信号
によつて表現され、センス／リフレツシユ増幅器
３０ｇを経由してマルチプレクサ３０ｆを付勢す
る。バスは行アドレス及び列アドレスに関して時
間マルチプレクスされているので、バス３０ｄ上
に行アドレスが現れるのに続いて、列アドレスが
バス３０ｄ上に現れる。バス３０ｄ上の列アドレ
スは、マルチプレクサ３０ｆを付勢する事によつ
て、マルチプレクサ３０ｆへの複数の出力信号の
うち１つを選択する。従つて、対応する行の１つ
のセルに記憶されていたデータが、メモリ・アレ
イ３０ａから読取られ、バス３０ｄ上の列アドレ
スに従つてマルチプレクサ３０ｆにより選択され
る。

第５図を参照すると、第４図のメモリ・システ
ム３０に関するタイミング図が示されている。第
５図に、行アドレス選択（RAS）クロツク信号
が示されているが、このクロツク信号は行アドレ
ス・レジスタ３０ｅを付勢する。また列アドレス
選択（CAS）クロツク信号が示されているが、
このクロツク信号は第４図のメモリ・システムの
列回路（図示せず）を付勢する。第５図で、「ア
ドレス」の信号は行及び列のアドレス信号より成
り、行アドレス信号及び列アドレス信号は、時間
マルチプレクス方式でバス３０ｄ上に現れる。バ
ス３０ｄは時間マルチプレクスされているので、
行及び列のアドレスはバス３０ｄ上に同時には現
れない。例えば、行アドレスＲ１がバス３０ｄに
現われる時、列アドレスＣ１はバス上に存在しな
い。各アクセス動作に関するRASクロツク信号
は単一のパルスより成る。第５図に示されている
ように、パルスRAS１は１回目のアクセスに、
そしてパルスRAS２はその次のアクセスに関連
している。これはCASクロツク信号についても
同様である。図示の通り、RAS信号及びCAS信
号は両方共、低レベルの時に論理的に重要であ
る。RASクロツク信号のパルスRAS１が行アド
レス・レジスタ３０ｅを付勢する時、バス３０ｄ
上の行アドレスＲ１が行アドレス・レジスタ３０
ｅに記憶される。行アドレス・レジスタ３０ｅに
記憶された行アドレスに応答してマルチプレクサ
３０ｆから出力信号が発生する時、RASクロツ
ク信号のパルスRAS２は行アドレス・レジスタ
３０ｅを付勢し、それによつて他の行アドレスＲ
２を行アドレス・レジスタ３０ｅに記憶させる。
第５図で、クロツク信号のパルスRAS１及びパ
ルスRAS２の発生の間のサイクル時間に注意さ
れたい。

しかしながら、第４図のメモリ・システムで
は、最初の行及び列アドレスを用いたメモリ・シ
ステム３０の質問に続いて、バス３０ｄ上の第２
の行及び列アドレスがメモリ・システム３０の質
問のために利用できるようになるまで、メモリ・
アレイ３０ａから読取られた最初のデータを表わ
す出力信号がマルチプレクサ３０ｆから生じるの
を待つ必要がある。従つて、第４図の個々の要素
は、アレイ３０ａからの最初のデータの読取りの
間の経過時間のうちの大部分、遊休状態にとどま
る。さらに、サイクル時間は、新しいアドレスが
メモリに与えられる速度を厳限に制限する。

第１図を参照すると、本発明によるメモリ・シ
ステム４０が示されている。第１図のメモリ・シ
ステムの各要素は、アレイ３０ａからの１つのデ
ータの読取りの間に、第４図のメモリ・システム
の要素よりも頻繁に利用される。さらに、サイク
ル時間は劇的に減少する。従つて、第１図のメモ
リ・システムは第４図のメモリ・システムよりも
効率的である。

第１図で、メモリ・システム４０は、第４図の
メモリ・アレイに類似した、複数の行及びそれに
交差する複数の列を含み、１つの行と１つの列と
の交点が１つのメモリ・セルの位置を定義するメ
モリ・アレイ３０ａを含んでいる。第１図のメモ
リ・アレイ３０ａは「ロツク」と名付けられた別
個の列３０ａ１を含んでいる。ロツク列３０ａ１
は、列形式に記憶された複数のビツトを含んでい
る。従つて、第１図のメモリ・アレイ３０ａの各
行はロツク列３０ａ１の一部分として記憶される
ロツク・ビツトを含んでいる事になる。ロツク・
ビツト機能は、本発明の機能的説明の一部とし
て、次節で説明する。行デコーダ３０ｂはドライ
バ回路３０ｃを経由してメモリ・アレイ３０ａの
各行に接続される。行アドレスはバス３０ｄから
行アドレス・レジスタ３０ｅを経由して行デコー
ダ３０ｂで受け取られる。しかしながら、第１群
のラツチ回路４０ａが、行デコーダ３０ｂとドラ
イバ回路３０との間に接続される。第２群のラツ
チ回路４０ｂは、ドライバ回路３０ｃとメモリ・
アレイ３０ａとの間に接続される。

メモリ・アレイ３０ａの各列は、複数の対応す
るセンス／リフレツシユ増幅器３０ｇを経てマル
チプレクサ３０ｆの対応する入力に接続される。
第１図のメモリ・システム４０の構成要素の機能
はタイミング及び制御回路３０ｈによつて制御さ
れる。しかしながら、第３群のラツチ回路４０ｃ
がセンス増幅器３０ｇとメモリ・アレイ３０ａと
の間に接続される。また第４群のラツチ回路４０
ｄがマルチプレクサ３０ｆとセンス増幅器３０ｇ
との間に接続される。バス３０ｄの列アドレス部
分は、直列式に接続された４つのラツチ回路４０
ｅ，４０ｆ，４０ｇ及び４０ｈを経由してマルチ
プレクサ３０ｆに接続される。マルチプレクサ３
０ｆの出力は、さらに３つのラツチ回路４０ｊ，
４０ｋ及び４０ｌを経由してデマルチプレクサ４
０ｉに接続される。バス３０ｄの列アドレス部分
はさらに、他のラツチ回路４０ｍを経てデマルチ
プレクサ４０ｉに接続される。また、もう１群の
ラツチ回路４０ｍがデマルチプレクサ４０ｉとメ
モリ・アレイ３０ａとの間に接続されている。

第６図を参照すると、第１図のメモリ・システ
ム４０に関係した複数の波形が示されている。第
６図に、行アドレス選択（RAS）クロツク信号
が示されているが、RASクロツク信号はRAS１
パルス、RAS２パルス及びRAS３パルスより成
つている。列アドレス選択（CAS）クロツク信
号は、CAS１パルス、CAS２パルス及びCAS３
パルスより成つている。RAS及びCASクロツク
信号は第１図のメモリ・システム４０中にある
種々のラツチ回路をセツトする。信号「アドレ
ス」は、時間マルチプレクス方式でバス３０ｄ上
に提供される種々の行及び列のアドレス（Ｒ１，
Ｃ１，Ｒ２，Ｃ２等）より成る。第４図の回路と
同様に、行アドレス及び列アドレスは同時にバス
３０ｄ上には現われない。例えば行アドレスＲ１
がバス３０ｄ上に現われる時、列アドレスＣ１は
バス上に現われない。第６図で、RASクロツク
信号のRAS１パルスの前縁は行アドレスＲ１に
対応し、CASクロツクのCAS１パルスの前縁は
列アドレスＣ１に対応している事に注意された
い。

第６図の回路は、２相クロツクによつて制御さ
れるパイプライン方式の回路の通常の原則を守つ
ている。それらの２つのクロツク相はちようど信
号RAS及びCASに相当する。回路中の各ラツチ
はRAS又はCASのいずれかに接続されているが、
決して両方に接続される事はない。さらに、
RASに接続された全てのラツチは、あらゆる
RASパルスに対して動作する。同様に、CASに
接続された全てのラツチはあらゆるCASパルス
に対して動作する。正しい動作のためには、
RASパルスによつてセツトされるラツチは、
CASパルスによつてセツトされるラツチにのみ、
その出力を与え、且つCASパルスによつてセツ
トされるラツチは、RASパルスによつてセツト
されるラツチにのみ、その出力を与える必要があ
る。

ラツチ回路３０ｅ，４０ｂ，４０ｄ，４０ｆ，
４０ｈ，４０ｋ及び４０ｍは全てRAS信号に接
続され、互いに同期してセツトされる。残りのラ
ツチ回路４０ａ，４０ｃ，４０ｅ，４０ｇ，４０
ｊ，４０ｌ及び４０ｍはCAS信号に接続され、
互いに同期してセツトされる。

メモリ・システム４０の機能的動作を、第１図
を参照しながら次節で説明する。

第１図で、最初の行アドレスＲ１及び最初の列
アドレスＣ１は、バス３０ｄに時間マルチプレク
ス式に現れる。最初の行アドレスＲ１は、行アド
レス・レジスタ３０ｅを付勢し、RASパルスの
パルスRAS１に応答してそこに記憶される。

最初の行アドレスＲ１は行デコーダ３０ｂによ
つてデコードされる。行デコータは、デコードさ
れた最初の行アドレスを表わす出力信号を発生す
る。デコードされた最初の行アドレスは、CAS
クロツク信号のパルスCAS１に応答してラツチ
回路４０ａに記憶される。CAS１パルスが発生
し、デコードされた最初の行アドレスがラツチ回
路４０ａに記憶される時、最初の列アドレスＣ１
がパルスCAS１に応答してラツチ４０ｅに記憶
される。

デコードされた最初の行アドレスはドライバ回
路３０ｃを付勢し、ドライバ回路はデコードされ
た最初の行アドレスを表わす信号を送信する。デ
コードされた最初の行アドレスは、RASクロツ
ク信号のパルスRAS２に応答してラツチ回路４
０ｂに記憶される。その間、最初の列アドレスＣ
１はRASクロツク信号のパルスRAS２に応答し
てラツチ４０ｆに記憶される。その結果、ラツチ
回路４０ａ及び４０ｅは、他の行及び列のアドレ
スを記憶するために開放される。従つて、第２の
行アドレスＲ２が行デコーダ３０ｂを（行アドレ
ス・レジスタ３０ｅを経由して）付勢する。従つ
て、この時間で、デコードされた最初の行アドレ
スがRASクロツク信号のパルスRAS２に応答し
てラツチ回路４０ｂに記憶され、最初の列アドレ
スＣ１がRASクロツク信号のパルスRAS２に応
答してラツチ回路４０ｆに記憶される。第２の行
アドレスは行アドレス・レジスタ３０ｅに記憶さ
れる。

第２の列アドレスＣ２は、時間マルチプレクス
式に、ラツチ回路４０ｅを付勢する。デコードさ
れた第２の行アドレスは、CASクロツク信号の
パルスCAS２に応答してラツチ回路４０ａに記
憶され、第２の列アドレスＣ２はパルスCAS２
に応答してラツチ回路４０ｅに記憶される。ラツ
チ４０ｂの、デコードされた最初の行アドレス
は、メモリ・アレイ３０ａを付勢する。メモリ・
アレイ３０ａの行に記憶されていた、デコートさ
れた最初の行アドレスに対応するデータは、アレ
イから読み出され、パルスCAS２に応答してラ
ツチ回路４０ｃに記憶される。その間に、最初の
列アドレスはパルスCAS２に応答してラツチ回
路４０ｇに記憶される。

ラツチ４０ａ中のデコードされた第２の行アド
レスは、RASクロツク信号のパルスRAS３に応
答してラツチ４０ｂに再記憶される。またラツチ
４０ｅ中の第２の列アドレスは、パルスRAS３
に応答してラツチ４０ｆに再記憶される。従つ
て、ラツチ４０ａ及び４０ｅは開放され、各々第
３のデコードされた行アドレス及び第３の行アド
レスをそこに記憶できるようになる。バス３０ｄ
は、第３の行アドレスＲ３を供給し、これは
RAS３の間に行アドレス・レジスタ３０ｅに記
憶される。最初のデコードされた行アドレスに対
応する、ラツチ４０ｃに記憶されたデータは、セ
ンスされ、ラツチ４０ｃから読取られRASクロ
ツク信号のパルスRAS３に応答してラツチ回路
４０ｄに記憶される。ラツチ４０ｇ中の最初の列
アドレスＣ１は、パルスRAS３に応答してラツ
チ４０ｈに再記憶される。

バス３０ｄが時間マルチプレクス方式で、第３
の列アドレスＣ３を供給する時、第３のデコード
された行アドレスはCASクロツク信号のパルス
CAS３に応答してラツチ４０ａに記憶され、第
３の列アドレスＣ３はパルスCAS３に応答して
ラツチ４０ｅに記憶される。ラツチ４０ｂ中第２
のデコードされた行アドレスに対応する。メモ
リ・アレイ３０ａの行に記憶されたデータは、
CASクロツク信号のパルスCAS３に応答して読
取られラツチ回路４０ｃに記憶される。ラツチ４
０ｆの第２の列アドレスＣ２はパルスCAS３に
応答してラツチ４０ｇに記憶される。バス３０ｄ
は第４の列アドレスを供給する。最初のデコード
された行アドレスに対応する。ラツチ回路４０ｄ
は記憶されたデータは、メモリ・アレイ３０ａの
複数の列に対応する複数のデータ要素から成つて
いる。ラツチ回路４０ｄ中のデータ要素の１つ
は、ラツチ回路４０ｈ中の最初の列アドレスＣ１
に従つてマルチプレクサ３０ｆによつて選択され
る。この１つのデータ要素はパルスCAS３に応
答してラツチ回路４０ｊに記憶される。この時点
で、最初のデコートされた行アドレス及び最初の
列アドレスＣ１に対応する１つのデータ要素がラ
ツチ４０ｊに記憶される。このデータ要素は、
CAS３パルスの記間中は出力で使用可能である。

ラツチ４０ａ中の第３のデコードされた行アド
レスは、パルスRAS４に対応してラツチ回路４
０ｂに記憶される。ラツチ４０ｅ中の第３の列ア
ドレスＣ３はパルスRAS４に応答してラツチ４
０ｆに記憶される。従つて、ラツチ４０ａ及び４
０ｅは、各々第４のデコードされた行アドレス及
び第４の列アドレスをそこに記憶させる余地が生
じる。バス３０ｄは第４の行アドレスＲ４を供給
し、これはRAS４中に列アドレス・レジスタ３
０ｅに記憶される。第２の行デコードされた行ア
ドレスに対応する、ラツチ４０ｃに記憶されたデ
ータは、パルスRAS４に応答してラツチ４０ｃ
から読取られ、センスされ、ラツチ回路４０ｄに
記憶される。ラツチ４０ｇ中の第２の列アドレス
Ｃ２は、パルスRAS４に応答してラツチ４０ｈ
に記憶される。

パルスRAS４の発生中に起きる事象は、パル
スRAS３の発生中に起きる事象と同一である事
に注意されたい。同様に、パルスCAS４の発生
中に起きる事象は、パルスCAS３の発生中に起
きる事象と同一である。従つて、この時点で、第
１図のメモリ・システムは定常状態に到達する。

書込み動作は基本的には上述の読取り動作と同
様である。書込み動作は次節で説明する。

第１図を参照すると、最初の行アドレスＲ１が
バス３０ｄに与えられる。最初の行アドレスＲ１
は行アドレス・レジスタ３０ｅを付勢し、パルス
RAS１に応答してそこに記憶される。同時に、
書込むべきデータは、「データ及びロツク状態」
線４０ｐに与えられ、パルスRAS１に応答して
ラツチ４０Ｋを付勢しそこに記憶される。最初の
行アドレスＲ１は行デコーダ３０ｂによつてデコ
ードされ、デコードされた最初の行アドレスはパ
ルスCAS１に応答してラツチ４０ａに記憶され
る。同時に列アドレスＣ１はラツチ４０ｍに記憶
され、書込むべきデータはラツチ４０ｌに記憶さ
れる。デコードされた最初の行アドレスはドライ
バ回路３０ｃを付勢し、ドライバ回路はデコード
された最初の行アドレスを表わす信号を再送信す
る。デコードされた最初の行アドレスはパルス
RAS２に応答してラツチ回路４０ｂに記憶され
る。その間、最初の列アドレスＣ１は、書込みデ
ータをデマルチプレクサ回路４０ｉを経由して適
切に送るために使われる。デマルチプレクスされ
た出力はパルスRAS２に応答してラツチ４０ｍ
に記憶される。ラツチ４０ｂのデコードされた最
初の行アドレスは、メモリ・アレイ３０ａを付勢
する。ラツチ４０ｎに記憶されたデータは、デコ
ードされた行及び列のアドレスに対応するメモ
リ・アレイ３０ａの行に書込まれる。

その結果、ラツチ回路４０ａ〜４０ｎの存在に
より、第１図のメモリ・システム４０の各要素
は、メモリ・アレイ３０ａからの１つのデータの
読取り又は書込みの間、第４図のメモリ・システ
ム３０の各要素よりも頻繁に利用される。従つて
第１図のメモリ・システムは、第４図のメモリ・
システムよりも効率的であり且つより短かいサイ
クル時間を支持する。これらの理由により、第１
図のメモリ・システムは第４図のメモリ・システ
ムよりもすぐれている。

第１図のメモリ・アレイ３０ａのロツク列３０
ａ１に記憶されたロツク・ビツトに関係した本発
明のメモリ・システム４０の動作を、第１図を参
照しながら次の節で説明する。

第１図のパイプライン式メモリ・システム４０
は、複数の独立な、しかし通信しているプロセス
によつてアクセスされ得る。それらのプロセスは
１台以上のおそらくパイプライン式のプロセツサ
によつて実行される。例えば、時刻t1の間にプロ
セツサ１がメモリ・システム４０のある記憶位置
をアクセスし、時刻t2＞t1の間にプロセス２がメ
モリ・システム４０の同じ記憶位置をアクセスす
る事が可能である。時刻t3＞t2の間に、プロセス
１がメモリ・システム４０のその記憶位置を再ア
クセスし、時刻t4＞t3にプロセス２がその記憶位
置を再アクセスする事も可能である。プロセス１
及びプロセス２は両方、読取−変更−書込みのサ
イクルを実行しているものと仮定する。プロセス
１は読取−変更−書込みのサイクルを実行してい
て、データは時刻t1にメモリ・システム４０から
読取られるので、プロセス１は、時刻t3までメモ
リ・システム４０に新しいデータを書込む事がで
きない。しかしながら、この時間枠の間に、プロ
セス２がメモリ・システム４０にアクセスし、時
刻t2にデータを読取る。プロセス２は、プロセス
１がメモリ・システム４０中の同じ記憶位置に新
しいデータを書込むのを終えるまでは、メモリ・
システム４０中の問題の記憶位置からデータを読
取る事を許されるべきでない。

プロセス１によつてメモリ４０中の同じ記憶位
置に新しいデータの書込みが終了する前に、メモ
リ４０の問題の記憶位置からプロセス２がデータ
を読取る防止をするために、ロツク列３０ａ１の
ロツク・ビツトが用いられる。プロセス１が時刻
t1にメモリ４０からデータを読取る時、そのデー
タが読取られる行に付属したロツク・ビツトが例
えば１にセツトされる。時刻t2にプロセス２が同
じ行からデータを読取る時、それは「１」ロツ
ク・ビツトを読取る。従つて、そのロツク・ビツ
トが１にセツトされていたので、プロセス２はそ
の行からデータを読取る事ができない。プロセス
１が新しいデータをその行粋書込む時、ロツク・
ビツトはゼロにリセツトされる。もしその後プロ
セス２がその行からデータを再度読取ると、その
行に付属したロツク・ビツトはゼロなので、プロ
セス２は新しいデータを読取りそして新しいデー
タを書込むことができる。

Ｅ発明の効果本発明のメモリ・システムを用いれば、従来の
メモリ・システムよりもサイクル時間を大幅に減
少させることができる。

【図面の簡単な説明】

第１図はパイプラインの概念を用いた本発明の
実施例のメモリ・システムの図、第２図は入力信
号による回路の付勢と回路からの対応する出力信
号の発生との間に時間遅延の性質を示す回路の
図、第３図は複数のラツチ回路を含み、パイプラ
イン化の概念を説明している。時間遅延の性質を
示す回路の図、第４図は典型的なメモリ・システ
ムの図、第５図は第４図のメモリ・システムを駆
動するクロツク信号の図、第６図は第１図のメモ
リ・システムを駆動するクロツク信号の図であ
る。

Claims

【特許請求の範囲】１パイプライン方式によつてデータをメモリか
ら読み出すシステムであつて、アドレス・バスと、データ出力回線と、複数の行および列から構成され、列の１つはロ
ツクされたロツク列であるメモリ・アレイと、第１および第２入力手段と１つの出力手段を有
するマルチプレクサと、上記アドレス・バスおよび上記メモリ・アレイ
の間に接続され、上記メモリ・アレイからデータ
行を選択する行選択手段と、上記メモリ・アレイと上記マルチプレクサの第
１入力手段の間に接続され要求データ行のリフレ
ツシユを実行するリフレツシユ手段と、上記アドレス・バスと上記マルチプレクサの第
２入力手段の間に接続され、上記選択データ行か
ら列を選択し、該選択データ列と選択データ行と
が上記マルチプレクサの各々の入力にほぼ同時に
入力されるように調整する列選択遅延手段とを有
し、最初の行選択および列選択による結果のデータ
が上記出力回線に現れる以前に複数の連続する行
選択および列選択が上記システムによつて実行さ
れ、上記ロツク列は第１プロセツサによる選択デー
タ行の使用を完了するまで次のプロセツサによる
該データの使用を排除するために、第１プロセツ
サが上記選択データ行を使用中であることを示す
情報を記憶する構成を有することを特徴とするパ
イプライン方式メモリ・システム。２パイプライン方式によつてデータをメモリへ
書き込むシステムであつて、アドレス・バスと、データ入力回線と、複数の行および列から構成され、列の１つはロ
ツクされたロツク列であるメモリ・アレイと、第１および第２入力手段と１つの出力手段を有
するデマルチプレクサと、上記アドレス・バスおよび上記メモリ・アレイ
の間に接続され、上記メモリ・アレイからデータ
行を選択する行選択手段と、上記データ入力回線と上記デマルチプレクサの
第１入力手段の間に接続され書込みデータの上記
デマルチプレクサからの到着を遅延させるデータ
遅延手段と、上記アドレス・バスと上記デマルチプレクサの
第２入力手段の間に接続され、上記選択データ行
から列を選択し、該選択データ列と遅延データと
が上記デマルチプレクサの各々の入力にほぼ同時
に入力されるように調整する列選択遅延手段とを
有し、上記データ入力回線からのデータが上記メモリ
の選択行および選択列に書き込まれる以前に複数
の連続する書込みデータの行選択および列選択が
上記システム中で実行され、上記ロツク列は第１プロセツサが上記選択デー
タ行を使用中であることを示し、次のプロセツサ
による該データの使用を排除するための情報を記
憶する構成を有することを特徴とするパイプライ
ン方式メモリ・システム。