JPH0369448B2 - - Google Patents
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- JPH0369448B2 JPH0369448B2 JP6089485A JP6089485A JPH0369448B2 JP H0369448 B2 JPH0369448 B2 JP H0369448B2 JP 6089485 A JP6089485 A JP 6089485A JP 6089485 A JP6089485 A JP 6089485A JP H0369448 B2 JPH0369448 B2 JP H0369448B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、トランジスタと電界効果トランジ
スタをダーリントン接続して成るスイツチング回
路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a switching circuit comprising a transistor and a field effect transistor connected in a Darlington manner.
電源機器等にはトランジスタを多段にダーリン
トン接続して構成した直流電源回路あるいは
DC／ACコンバータ（直流−交流変換器）を具備
したものがあり、トランジスタのスイツチング制
御を行うことにより所定の出力を得ている。この
ようなトランジスタのスイツチング回路として
は、従来第３図に示すようなものがある。これは
フルブリツジ回路が構成されたDC／ACコンバー
タであり、図において、TR1，TR1，TR3TR4は
電力増幅用バイポーラトランジスタ、１，２，
３，４はこれらとダーリントン接続されたMOS
形電界効果トランジスタ（以下MOS−FETとい
う）、Ｔはトランスである。
For power supply equipment, etc., a DC power supply circuit or
Some devices are equipped with a DC/AC converter (DC-AC converter), and a predetermined output is obtained by controlling switching of transistors. As a switching circuit of such a transistor, there is a conventional switching circuit as shown in FIG. This is a DC/AC converter configured with a full bridge circuit. In the figure, TR 1 , TR 1 , TR 3 TR 4 are bipolar transistors for power amplification, 1, 2,
3 and 4 are MOS connected to these by Darlington.
type field effect transistor (hereinafter referred to as MOS-FET), T is a transformer.
上記構成の回路においては、図示していないが
AC入力を整流、平滑して得られる直流電源が端
子Ｐ（プラス側）と端子Ｎ（マイナス側）に供給さ
れる。そして、MOS−FET１，３にはそれぞれ
第４図に示すような矩形波パルスQ1及び1が入
力され、またMOS−FET２，４にはそれぞれ上
記パルスQ1，1と180度の位相差をもつ矩形波
パルスQ2及び2が入力される。これによりスイ
ツチング制御が行われ、トランスＴの１次側に矩
形波電圧が供給される。第５図は上記ダーリント
ン接続したMOS−FETとバイポーラトランジス
タの組合せ等価回路を示す図で、第５図ａはトラ
ンジスタがACTIVE状態の時、第５図ｂはOFF
状態の時をそれぞれ示したものである。なお、図
中CDSはMOS−FETのドレイン・ソース間容量、
CGDはゲート・ドレイン間容量、CGSはゲート・ソ
ース間容量をそれぞれ示している。 Although not shown in the circuit with the above configuration,
DC power obtained by rectifying and smoothing the AC input is supplied to terminal P (plus side) and terminal N (minus side). Then, rectangular wave pulses Q 1 and 1 as shown in Fig. 4 are input to MOS-FETs 1 and 3, respectively, and a phase difference of 180 degrees from the above pulses Q 1 and 1 is input to MOS-FETs 2 and 4, respectively. Rectangular wave pulses Q 2 and 2 are input. This performs switching control, and a rectangular wave voltage is supplied to the primary side of the transformer T. Figure 5 is a diagram showing the combined equivalent circuit of the Darlington-connected MOS-FET and bipolar transistor. Figure 5a shows when the transistor is in the ACTIVE state, and Figure 5b shows OFF.
This shows the time of each state. In addition, C DS in the figure is the drain-source capacitance of MOS-FET,
C GD indicates the gate-drain capacitance, and C GS indicates the gate-source capacitance.
上記のようなスイツチング回路にあつては、
MOS−FETに供給される矩形波パルスが変化す
るタイミング、例えば第４図の時刻t1，t2におい
てはトランジスタTR1，TR3がある微少な時間で
はあるが同時にON状態となり、トランジスタの
異常発熱あるいは破損が生じるという問題点があ
つた。すなわち、第５図に示したトランジスタの
コレクタ・エミツタ間電圧VCEを急変化させる
と、MOS−FETのドレイン・ソース間容量CDSの
チヤージ電流はほぼ100％トランジスタのベー
ス・エミツタ間に流れてトランジスタを
ACTIVE状態にするため、MOS−FETのゲート
に駆動信号を与えなくともトランジスタが作動す
る。このため、上述したように二つのトランジス
タが同時にON状態となり、貫通電流が流れて異
常発熱あるいは破損が生じるという問題点があつ
た。
For switching circuits like the one above,
At the timing when the rectangular wave pulse supplied to the MOS-FET changes, for example, at times t 1 and t 2 in Figure 4, transistors TR 1 and TR 3 are simultaneously turned on, albeit for a short period of time, causing an abnormality in the transistors. There were problems with heat generation and damage. In other words, when the collector-emitter voltage V CE of the transistor shown in Figure 5 is suddenly changed, almost 100% of the charge current in the drain-source capacitance C DS of the MOS-FET flows between the base and emitter of the transistor. transistor
In order to enter the ACTIVE state, the transistor operates without applying a drive signal to the gate of the MOS-FET. Therefore, as described above, two transistors are turned on at the same time, causing a through current to flow, resulting in abnormal heat generation or damage.
この発明は、このような従来のものの問題点に
着目してなされれたもので、トランジスタの異常
発熱及び破損を防止したスイツチング回路を提供
するものである。 The present invention has been made in view of the problems of the conventional circuits, and provides a switching circuit which prevents abnormal heat generation and damage to transistors.
電力増幅用トランジスタと電界効果トランジス
タとをダーリントン接続して成るスイツチング回
路において、前記電力増幅用トランジスタのベー
スとエミツタとの間に接続された抵抗とコンデン
サの並列回路が設けられている。
In a switching circuit formed by a Darlington connection of a power amplification transistor and a field effect transistor, a parallel circuit of a resistor and a capacitor is provided between the base and emitter of the power amplification transistor.
抵抗とコンデンサの並列回路を接続したことに
より、電力増幅用トランジスタのベースとエミツ
タの間の容量が増加してベース・エミツタ間の電
流値が小さくなり、貫通電流を防止することがで
きる。
By connecting a parallel circuit of a resistor and a capacitor, the capacitance between the base and emitter of the power amplifying transistor increases, the current value between the base and emitter becomes smaller, and through current can be prevented.
以下、この発明の一実施例を図面について説明
する。
An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明に係るスイツチング回路の要
部を示す回路図であり、図においてTR5は電力増
幅用バイポーラトランジスタ、５はこれと２段に
ダーリントン接続されたMOS−FET、６は抵抗
ＲとコンデンサＣから成る並列回路で、上記１段
目のトランジスタTR5のベース・エミツタ間に接
続されている。 FIG. 1 is a circuit diagram showing the main parts of the switching circuit according to the present invention. In the figure, TR 5 is a bipolar transistor for power amplification, 5 is a MOS-FET connected to this in two stages by Darlington, and 6 is a resistor R. A parallel circuit consisting of a capacitor C and a capacitor C is connected between the base and emitter of the first stage transistor TR5 .
第２図は上記トランジスタTR5がOFF状態の
時の等価回路であり、第５図と同一符号は同一内
容を示している。 FIG. 2 is an equivalent circuit when the transistor TR5 is in the OFF state, and the same reference numerals as in FIG. 5 indicate the same contents.
第１図の回路においては、トランジスタTR5の
コレクタとエミツタの間に直流電圧が印加され、
またMOS−FET５のゲートに駆動信号が供給さ
れ、トランジスタTR5のスイツチング制御が行わ
れる。これにより、トランジスタTR5のエミツタ
側から所定の直流電圧あるいは矩形信号が得られ
る。 In the circuit of FIG. 1, a DC voltage is applied between the collector and emitter of the transistor TR5 ,
Further, a drive signal is supplied to the gate of the MOS-FET 5, and switching control of the transistor TR5 is performed. As a result, a predetermined DC voltage or a rectangular signal can be obtained from the emitter side of the transistor TR5 .
ここで、トランジスタTR5のベースとエミツタ
の間に抵抗ＲとコンデンサＣが並列に接続されて
いるので、トランジスタTR5のコレクタ・エミツ
タ間電圧VCEが急変した時でも従来のように貫通
電流が流れてトランジスタTR5を破損させること
はない。すなわち、トランジスタTR5のコレク
タ・エミツタ間電圧VCEが急変した時、MOS−
FET５のドレイン・ソース間容量CDSのチヤージ
電流は抵抗Ｒを経由して流出させることができる
ので、トランジスタTR5のベース・エミツタ間に
流れる電流値は小さなものとなる。但し、抵抗Ｒ
の値は小さなものにしておく必要がある。 Here, since the resistor R and the capacitor C are connected in parallel between the base and emitter of the transistor TR 5 , even if the voltage V CE between the collector and emitter of the transistor TR 5 suddenly changes, the through current will not occur as in the conventional case. It will not flow and damage the transistor TR5 . In other words, when the collector-emitter voltage V CE of transistor TR 5 suddenly changes, MOS−
Since the charge current of the drain-source capacitance CDS of FET5 can flow out via the resistor R, the value of the current flowing between the base and emitter of transistor TR5 becomes small. However, the resistance R
The value of should be kept small.
また、コンデンサＣを接続していない状態で
は、トランジスタTR5のベース・エミツタ間電圧
VBE1は、
VBE1＝CDS×VCE／（CDS＋CGS） (イ)
で表わされる（ゲート・ドレイ間容量CGDはトラ
ンジスタTR5をACTIVE状態にするループと無
関係であるため省略してある）が、コンデンサＣ
を接続した状態でのベース・エミツタ間電圧VBE2
は次式で表わされる。 In addition, when capacitor C is not connected, the voltage between the base and emitter of transistor TR5 is
V BE1 is expressed as V BE1 = C DS × V CE / (C DS + C GS ) (a) (The gate-drain capacitance C GD is omitted because it is unrelated to the loop that puts transistor TR 5 in the ACTIVE state. ) is capacitor C
Base-emitter voltage V BE2 when connected
is expressed by the following equation.
VBE2＝CDS×VCE／（CDS＋CGS＋CC） (ロ)
（但し、CCはコンデンサＣの容量）
上記(イ)、(ロ)式を比較すると次式のような関係と
なる。V BE2 = C DS × V CE / (C DS + C GS + C C ) (b) (However, C C is the capacitance of capacitor C) Comparing the above equations (a) and (b), the relationship is as follows. Become.
VBE1＞VBE2 (ハ)
つまり、コンデンサＣを追加することにより、
更にベース・エミツタ間の容量が大きくなり、従
つてトランジスタTR5のベース・エミツタ間に流
れる電流値をより小さくすることができる。この
ため、トランジスタTR5をACTIVE状態にする
確率が小さくなり、貫通電流を防止することがで
きる。 V BE1 > V BE2 (c) In other words, by adding capacitor C,
Furthermore, the capacitance between the base and emitter is increased, so that the current value flowing between the base and emitter of the transistor TR5 can be further reduced. Therefore, the probability that the transistor TR 5 will be in the ACTIVE state is reduced, and through current can be prevented.
次に、上述した内容を具体的に説明すると、例
えばVCE＝100V、CGS＝800PF、CDS＝300PF、CC
＝22nFとおくと、上記(イ)、(ロ)式からVBE1＝
27.3V、VBE2＝1.30Vとなる。つまり、MOS−
FET５の各容量CGS、CDSがわかればトランジスタ
TR5のベース・エミツタ間電圧VBEを知ることが
でき、この電圧VBEはコンデンサＣによつてコン
トロール可能である。また、コンデンサＣの両端
には抵抗Ｒが接続されているので、上記のVBE2＝
1.3Vに達するまでの時間ｔは、ｔ＝CC×RR＝３
×10-9（sec）となる（RRは抵抗Ｒの値）。この
3nsecの時間では、トランジスタTR5をON状態
にすることは不可能であり、貫通電流が流れるこ
とはない。従つて、トランジスタTR5の異常発
熱、破損を防止することが可能となる。 Next, to explain the above contents in detail, for example, V CE = 100V, C GS = 800PF, C DS = 300PF, C C
= 22nF, then from equations (a) and (b) above, V BE1 =
27.3V, V BE2 = 1.30V. In other words, MOS−
If you know the capacitances C GS and C DS of FET5, you can use the transistor
The base-emitter voltage V BE of TR 5 can be known, and this voltage V BE can be controlled by the capacitor C. Also, since a resistor R is connected to both ends of the capacitor C, the above V BE2 =
The time t to reach 1.3V is t=C C ×R R =3
×10 -9 (sec) (R R is the value of resistance R). this
In the time of 3 nsec, it is impossible to turn on the transistor TR 5 , and no through current flows. Therefore, it is possible to prevent abnormal heat generation and damage to the transistor TR5 .
以上説明したように、この発明によれば、ダー
リントン接続された１段目のトランジスタのベー
スとエミツタとの間に抵抗とコンデンサの並列回
路を接続したため、トランジスタの貫通電流を防
止することができ、従つてトランジスタの異常発
熱、破損を防止することができるという効果が得
られる。
As explained above, according to the present invention, a parallel circuit of a resistor and a capacitor is connected between the base and emitter of the first-stage Darlington-connected transistor, so that through-current of the transistor can be prevented. Therefore, it is possible to prevent abnormal heat generation and damage to the transistor.
第１図はこの発明に係るスイツチング回路の要
部を示す回路図、第２図はその等価回路図、第３
図は従来例を示す回路図、第４図は第３図の各部
の信号波形図、第５図は第３図の等価回路図であ
る。
１，２，３，４，５……電界効果トランジス
タ、６……並列回路、TR1，TR2，TR3，TR4，
TR5……電力増幅用トランジスタ、Ｒ……抵抗、
Ｃ……コンデンサ。
Figure 1 is a circuit diagram showing the main parts of the switching circuit according to the present invention, Figure 2 is its equivalent circuit diagram, and Figure 3 is its equivalent circuit diagram.
The figure is a circuit diagram showing a conventional example, FIG. 4 is a signal waveform diagram of each part of FIG. 3, and FIG. 5 is an equivalent circuit diagram of FIG. 3. 1, 2, 3, 4, 5... Field effect transistor, 6... Parallel circuit, TR 1 , TR 2 , TR 3 , TR 4 ,
TR 5 ...Power amplification transistor, R...Resistor,
C...Capacitor.
Claims (1)
スタとをダーリントン接続して成るスイツチング
回路において、前記電力増幅用トランジスタのベ
ースとエミツタとの間に抵抗とコンデンサの並列
回路を接続したことを特徴とするスイツチング回
路。1. A switching circuit comprising a power amplification transistor and a field effect transistor connected in a Darlington manner, characterized in that a parallel circuit of a resistor and a capacitor is connected between the base and emitter of the power amplification transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089485A JPS61220523A (en) | 1985-03-27 | 1985-03-27 | switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089485A JPS61220523A (en) | 1985-03-27 | 1985-03-27 | switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220523A JPS61220523A (en) | 1986-09-30 |
| JPH0369448B2 true JPH0369448B2 (en) | 1991-11-01 |
Family
ID=13155518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6089485A Granted JPS61220523A (en) | 1985-03-27 | 1985-03-27 | switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220523A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0419451D0 (en) * | 2004-09-02 | 2004-10-06 | Koninkl Philips Electronics Nv | Inkjet print head |
| JP7445486B2 (en) * | 2020-03-26 | 2024-03-07 | 住友重機械工業株式会社 | Brake drive circuit and electromagnetic brake system |
| JP7445485B2 (en) * | 2020-03-26 | 2024-03-07 | 住友重機械工業株式会社 | Inductive load drive circuit and electromagnetic brake system |
| WO2021193456A1 (en) * | 2020-03-26 | 2021-09-30 | 住友重機械工業株式会社 | Drive circuit for inductive load and electromagnetic brake system |
-
1985
- 1985-03-27 JP JP6089485A patent/JPS61220523A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61220523A (en) | 1986-09-30 |
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