JPH0370252B2 - - Google Patents
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- JPH0370252B2 JPH0370252B2 JP59128610A JP12861084A JPH0370252B2 JP H0370252 B2 JPH0370252 B2 JP H0370252B2 JP 59128610 A JP59128610 A JP 59128610A JP 12861084 A JP12861084 A JP 12861084A JP H0370252 B2 JPH0370252 B2 JP H0370252B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高基数非回復型除算装置に係り、特
に部分商の予測を、より高速に行う制御回路に関
する。
に部分商の予測を、より高速に行う制御回路に関
する。
従来から、除算の一方式として除数のｋ倍を加
減算することを繰り返すことにより、商を求めて
ゆく非回復型除算方式が多く用いられてきた。
（例えば、特願昭59−015621、特願昭59−057676、
特願昭59−070353参照） この非回復型除算の第ｉステツプでは、次の式
が用いられる。
減算することを繰り返すことにより、商を求めて
ゆく非回復型除算方式が多く用いられてきた。
（例えば、特願昭59−015621、特願昭59−057676、
特願昭59−070353参照） この非回復型除算の第ｉステツプでは、次の式
が用いられる。
pi＋１＝ｒ×pi−mi×ｄ ……
−ｄ＜pi＋１＜ｄ ……
但し、piは部分剰余
ｄは除数、ｒは基数
miは部分商で基数をｒとすると、
−ｒ＋１≦mi≦ｒ−１
式を演算して得られるpi＋１が条件を満た
すようにmiが選択され、そのｍを用いてが計
算される。
すようにmiが選択され、そのｍを用いてが計
算される。
実際の計算機上では、pi及びｄの上位ビツト
（それぞれ、Pi，Ｄとする）をmiを決定するのに
充分な精度の桁数だけ取り出し、部分商予測テー
ブルを検索することによりmiを決定し、そのmi
を用いて式から正確なpi＋１を確定する。
（それぞれ、Pi，Ｄとする）をmiを決定するのに
充分な精度の桁数だけ取り出し、部分商予測テー
ブルを検索することによりmiを決定し、そのmi
を用いて式から正確なpi＋１を確定する。
ここで、式のmi×ｄの演算は、乗算器を用
いる方法、倍数毎の減数レジスタを持つ方法、桁
上げ保存加算器を用いる方法等、種々の実現手法
が公知となつており、ｒ×pi−mi×ｄの減算は
通常の加減算回路等公知の手法で実現できる。
いる方法、倍数毎の減数レジスタを持つ方法、桁
上げ保存加算器を用いる方法等、種々の実現手法
が公知となつており、ｒ×pi−mi×ｄの減算は
通常の加減算回路等公知の手法で実現できる。
又、部分商の予測回路の実現方法としては、階
層的に構成することにより、予測回路を縮少する
工夫、Piの正、負に対して、予測表が対称に近い
形であることに着目して予測回路を縮少させる工
夫等も公知となつている。
層的に構成することにより、予測回路を縮少する
工夫、Piの正、負に対して、予測表が対称に近い
形であることに着目して予測回路を縮少させる工
夫等も公知となつている。
上記Piの正、負に対して、予測表が対称に近い
形であることを着目して予測回路を縮少させる方
法については、特願昭59−070353に開示されお
り、Piの正、負の符号に応じて、２種類備えるべ
きテーブルを、一方の符号（例えば、正の符号）
のテーブルに圧縮して構成したもので、高基数非
回復型除算装置における部分商予測回路のハード
ウエア量を、従来方式の約半分に削減したもので
ある。
形であることを着目して予測回路を縮少させる方
法については、特願昭59−070353に開示されお
り、Piの正、負の符号に応じて、２種類備えるべ
きテーブルを、一方の符号（例えば、正の符号）
のテーブルに圧縮して構成したもので、高基数非
回復型除算装置における部分商予測回路のハード
ウエア量を、従来方式の約半分に削減したもので
ある。
然して、この方式においては、該Piによつて、
上記予測テーブルを検索する為のデコード時間
（復号化時間）が長くかかり、部分商の予測に時
間がかかる問題があり、高速化の為の手法が要望
されていた。
上記予測テーブルを検索する為のデコード時間
（復号化時間）が長くかかり、部分商の予測に時
間がかかる問題があり、高速化の為の手法が要望
されていた。
第２図は高基数非回復型除算装置の従来例をブ
ロツク図で示したものである。
ロツク図で示したものである。
先ず、除数レジスタDSR１に除数が置数され、
倍数発生回路MULT２に入力される。
倍数発生回路MULT２に入力される。
倍数発生回路MULT２においては、部分商予
測回路QP３からの部分商予測信号（以下ｍと云
う）を受けて、基数が16の場合には−15，−14，−
13，…，−２，−１，０，＋１，＋２，…，＋14，＋15
倍の除数を作成する回路であり、例えば総ての倍
数を予め作成しておき選択する方法、汎用的乗算
器を利用する方法、上記基数よりも数の少ない減
数レジスタと、多段の桁上げ保存加算器CSAで
計算する方法（特願昭59−015621参照）等、種々
の方法が知られている。
測回路QP３からの部分商予測信号（以下ｍと云
う）を受けて、基数が16の場合には−15，−14，−
13，…，−２，−１，０，＋１，＋２，…，＋14，＋15
倍の除数を作成する回路であり、例えば総ての倍
数を予め作成しておき選択する方法、汎用的乗算
器を利用する方法、上記基数よりも数の少ない減
数レジスタと、多段の桁上げ保存加算器CSAで
計算する方法（特願昭59−015621参照）等、種々
の方法が知られている。
部分剰余レジスタPR４においては、演算の最
初に被除数が設定された後、以後毎演算サイクル
毎に、新たな部分剰余Piが置数される。
初に被除数が設定された後、以後毎演算サイクル
毎に、新たな部分剰余Piが置数される。
第１の加算器１ADDER1 ５１は部分剰余レ
ジスタPR４の上位数ビツトと、倍数発生回路
MULT２の出力であるmDSRの上位数ビツト、
及び第２の加算器２ADDER2 ５２からの桁上
げ信号〔桁上げ先見回路CLA５２１の出力信号〕
とを用いて加算を行い、補数発生器COMP１０
と、剰余レジスタRMD６に出力される。
ジスタPR４の上位数ビツトと、倍数発生回路
MULT２の出力であるmDSRの上位数ビツト、
及び第２の加算器２ADDER2 ５２からの桁上
げ信号〔桁上げ先見回路CLA５２１の出力信号〕
とを用いて加算を行い、補数発生器COMP１０
と、剰余レジスタRMD６に出力される。
補数発生器COMP１０においては、加算器１
ADDER1 ５１の符号ビツトが‘1'の時には、
入力データ〔第１の加算器ADDER1 ５１の出
力〕の１の補数を、該符号ビツトが‘0'の時に
は、該入力デタをその侭、第２の復号回路DEC
１１に出力するように機能する。
ADDER1 ５１の符号ビツトが‘1'の時には、
入力データ〔第１の加算器ADDER1 ５１の出
力〕の１の補数を、該符号ビツトが‘0'の時に
は、該入力デタをその侭、第２の復号回路DEC
１１に出力するように機能する。
第２の復号回路DEC１１においては、補数発
生器COMP１０で得られた結果を復号化して、
部分商予測回路QP３に入力する。
生器COMP１０で得られた結果を復号化して、
部分商予測回路QP３に入力する。
部分商予測回路QP３においては、「PRi＋
mDSR」〔即ち、第１の加算器１ADDER1 ５１
の出力〕の上位数ビツトのデコード結果と、除数
レジスタDSR１の上位数ビツトを入力として、
部分商、及び倍数発生回路MULT２に対する上
記制御信号（部分商予測信号）ｍを生成する。
mDSR」〔即ち、第１の加算器１ADDER1 ５１
の出力〕の上位数ビツトのデコード結果と、除数
レジスタDSR１の上位数ビツトを入力として、
部分商、及び倍数発生回路MULT２に対する上
記制御信号（部分商予測信号）ｍを生成する。
部分商発生器QG８は、上記部分商予測回路QP
３の出力と、部分剰余レジスタPR４の符号ビツ
トを参照して、正確な部分商を決定し、商レジス
タQR９に蓄積する。
３の出力と、部分剰余レジスタPR４の符号ビツ
トを参照して、正確な部分商を決定し、商レジス
タQR９に蓄積する。
第２の加算器２ADDER2 ５２は部分剰余レ
ジスタPR４の下位のビツトと、倍数発生回路
MULT２の出力mDSRの下位ビツト〔即ち、第
１の加算器１ADDER1 ５１の入力とならなか
つた部分のデータ〕を入力とする加算器で、高速
演算の為に、桁上げ先見回路CLA５２１が付加
されている。
ジスタPR４の下位のビツトと、倍数発生回路
MULT２の出力mDSRの下位ビツト〔即ち、第
１の加算器１ADDER1 ５１の入力とならなか
つた部分のデータ〕を入力とする加算器で、高速
演算の為に、桁上げ先見回路CLA５２１が付加
されている。
剰余レジスタRMD６は、繰り返し演算PRi＋
mDSRの最終的な予測剰余を保持するレジスタ
で、該加減繰り返し演算の終了後、剰余補正器
RMDC７を通して正しい剰余が出力される。
mDSRの最終的な予測剰余を保持するレジスタ
で、該加減繰り返し演算の終了後、剰余補正器
RMDC７を通して正しい剰余が出力される。
剰余補正器RMDC７での具体的な補正方法は、
剰余レジスタRMD６の出力が負の場合には、
「剰余レジスタRMD６の出力＋除数レジスタ
DSR１の出力」を生成して出力するが、剰余レ
ジスタRMD６の出力が正の場合は、剰余レジス
タRMD６の出力をその侭出力するように動作す
る。
剰余レジスタRMD６の出力が負の場合には、
「剰余レジスタRMD６の出力＋除数レジスタ
DSR１の出力」を生成して出力するが、剰余レ
ジスタRMD６の出力が正の場合は、剰余レジス
タRMD６の出力をその侭出力するように動作す
る。
本図から明らかなように、従来方式において
は、第２の加算器２ADDER2 ５２に付加され
ている桁上げ先見回路CLA５２１の出力が第１
の加算器１ADDER1 ５１に入力され、その結
果によつて補数発生器COMP１０の出力が第２
の復号回路DEC１１でデコードされ、部分商予
測回路QP３で部分商予測信号ｍを生成している
所に特徴がある。
は、第２の加算器２ADDER2 ５２に付加され
ている桁上げ先見回路CLA５２１の出力が第１
の加算器１ADDER1 ５１に入力され、その結
果によつて補数発生器COMP１０の出力が第２
の復号回路DEC１１でデコードされ、部分商予
測回路QP３で部分商予測信号ｍを生成している
所に特徴がある。
第２図の従来方式においては、一般に第２の加
算器２ADDER2 ５２のビツト幅は、第１の加
算器１ADDER1 ５１のビツト幅に比較して、
非常に大きい為、第２の加算器２ADDER2 ５
２からの桁上げ信号〔即ち、桁上げ先見回路
CLA５２１の出力信号〕はかなり遅れて生成さ
れることになる。
算器２ADDER2 ５２のビツト幅は、第１の加
算器１ADDER1 ５１のビツト幅に比較して、
非常に大きい為、第２の加算器２ADDER2 ５
２からの桁上げ信号〔即ち、桁上げ先見回路
CLA５２１の出力信号〕はかなり遅れて生成さ
れることになる。
従つて、第１の加算器１ADDER1 ５１の出
力が得られる迄には多くの時間が必要であり、該
高基数非回復型除算装置の全体の１演算サイクル
タイムを長くする要因となつていた。
力が得られる迄には多くの時間が必要であり、該
高基数非回復型除算装置の全体の１演算サイクル
タイムを長くする要因となつていた。
本発明は上記従来の欠点に鑑み、「部分剰余レ
ジスタPR４の上位数ビツト、倍数発生回路
MULT２mDSRの上位数ビツト、桁上げ先見回
路CLA５２１からの桁上げ信号、第２の復号回
路DEC１１」と云う従来方式の構成を変形し、
「部分剰余レジスタPR４の上位数ビツト、倍数発
生回路MULT２mDSRの上位数ビツト、修飾機
能付きの第１の復号回路MDEC、桁上げ先見回
路CLA５２１からの桁上げ信号と、それに対応
した補正回路」と云う構成にすることにより、１
サイクルタイムの高速化を図る除算装置を提供す
ることを目的とするものである。
ジスタPR４の上位数ビツト、倍数発生回路
MULT２mDSRの上位数ビツト、桁上げ先見回
路CLA５２１からの桁上げ信号、第２の復号回
路DEC１１」と云う従来方式の構成を変形し、
「部分剰余レジスタPR４の上位数ビツト、倍数発
生回路MULT２mDSRの上位数ビツト、修飾機
能付きの第１の復号回路MDEC、桁上げ先見回
路CLA５２１からの桁上げ信号と、それに対応
した補正回路」と云う構成にすることにより、１
サイクルタイムの高速化を図る除算装置を提供す
ることを目的とするものである。
この目的は、１サイクルタイムでｎビツトの商
を得る高基数非回復型除算装置であつて、部分剰
余レジスタPRと、除数レジスタDSRと、倍数発
生回路MULTと、桁上げ先見回路CLAを持つ第
２の加算回路と、部分商予測器QPと、部分商発
生器QGと、剰余補正回路RMDCと、該部分剰余
の符号を検出し、且つ、該部分剰余の上位桁を出
力する第１の加算回路と、該第１の加算回路で検
出された符号が負の時には、上記部分剰余の上位
桁の補数を出力し、該符号が正の時には、該部分
剰余の上位桁をその侭出力する補数発生器
COMPと、該補数発生器COMPの出力を復号す
る第２の復号回路DECと、上記部分剰余の符号
の正負により、上記復号の方式を制御できる修飾
付きの第１の復号回路MDECと、該第２と、第
１の２つの復号回路DEC，MDECの出力を、そ
れぞれ入力とする２つの部分商予測器QP２，QP
１の２つの出力から、上記桁上げ先見回路CLA
からの桁上げ信号の有無によつて、上記倍数発生
回路MULTへの制御信号ｍを選択する選択回路
SELとを備え、 上記第１の復号回路MDECにおいては、上記
部分剰余の符号が‘0'（正）の時は、＋１を想定し
た復号信号を生成し、該部分剰余の符号が‘1'
（負）の時は、−１を想定した復号信号を生成する
ように構成し、 上記桁上げ先見回路CLAからの桁上げ信号が
ない時には、上記第１の復号回路DECの出力に
よる部分商予測器QP２の出力を選択し、 上記桁上げ先見回路CLAからの桁上げ信号が
ある時には、上記第１の復号回路MDECの出力
による部分商予測器QP１の出力を選択するよう
に構成した本発明による高基数非回復型除算装置
を提供することにり達成される。
を得る高基数非回復型除算装置であつて、部分剰
余レジスタPRと、除数レジスタDSRと、倍数発
生回路MULTと、桁上げ先見回路CLAを持つ第
２の加算回路と、部分商予測器QPと、部分商発
生器QGと、剰余補正回路RMDCと、該部分剰余
の符号を検出し、且つ、該部分剰余の上位桁を出
力する第１の加算回路と、該第１の加算回路で検
出された符号が負の時には、上記部分剰余の上位
桁の補数を出力し、該符号が正の時には、該部分
剰余の上位桁をその侭出力する補数発生器
COMPと、該補数発生器COMPの出力を復号す
る第２の復号回路DECと、上記部分剰余の符号
の正負により、上記復号の方式を制御できる修飾
付きの第１の復号回路MDECと、該第２と、第
１の２つの復号回路DEC，MDECの出力を、そ
れぞれ入力とする２つの部分商予測器QP２，QP
１の２つの出力から、上記桁上げ先見回路CLA
からの桁上げ信号の有無によつて、上記倍数発生
回路MULTへの制御信号ｍを選択する選択回路
SELとを備え、 上記第１の復号回路MDECにおいては、上記
部分剰余の符号が‘0'（正）の時は、＋１を想定し
た復号信号を生成し、該部分剰余の符号が‘1'
（負）の時は、−１を想定した復号信号を生成する
ように構成し、 上記桁上げ先見回路CLAからの桁上げ信号が
ない時には、上記第１の復号回路DECの出力に
よる部分商予測器QP２の出力を選択し、 上記桁上げ先見回路CLAからの桁上げ信号が
ある時には、上記第１の復号回路MDECの出力
による部分商予測器QP１の出力を選択するよう
に構成した本発明による高基数非回復型除算装置
を提供することにり達成される。
即ち、本発明によれば、部分剰余レジスタPR
と、除数レジスタDSRの値から予測部分商PPQ
を求める際に、 部分剰余レジスタPR、除数レジスタDSRの
上位数ビツトを参照することにより予測部分商
PPQが求められる。
と、除数レジスタDSRの値から予測部分商PPQ
を求める際に、 部分剰余レジスタPR、除数レジスタDSRの
上位数ビツトを参照することにより予測部分商
PPQが求められる。
桁上げ信号の伝播は、桁数が大きくなると急
激に大となること。
激に大となること。
の２点に着目して、
(1) 上記の上位数ビツトのみで、部分剰余の仮加
算を行い、該仮加算で得られた部分剰余の符号
を検出して、その検出された符号が負の時に
は、上記部分剰余の上位桁の補数を出力し、該
符号が正の時には、該部分剰余の上位桁をその
侭出力する補数発生器COMPと、該補数発生
COMPの出力を、その侭復号る第２の復号回
路DECと、上記部分剰余の符号の正負により、
上記復号の方式を制御できる修飾付きの第１の
復号回路MDECとに入力し、該第２と、第１
の２つの復号回路DEC，MDECの出力を、そ
れぞれ、桁上げがない場合と、桁上げがある場
合の２通りについて設けた部分商予測器QP２，
QP１に入力するように構成し、上記第１の復
号回路MDECにおいては、上記桁上げがある
場合の復号を行う必要があるので、上記部分剰
余の符号が‘0'（正）の時は、更に、該桁上げ
信号により、該部分剰余が、高々“１”だけ大
きくなることを予測して、＋１を想定した復号
信号を生成し、該部分剰余の符号が‘1'（負）
の時にも、該桁上げ信号により、該部分剰余
が、高々“１”だけ大きくなることを予測し
て、絶対値で見て−１を想定した復号信号を生
成するように構成し、 (2) それぞれの部分商予測器QP１，QP２から得
られた出力結果の内、上記桁上げ信号がない場
合には、上記部分商予測器QP２の出力を選択
し、上記桁上げがある場合には、上記部分商予
測器QP１の出力を選択して、真の部分商予測
信号ｍ〔倍数発生回路（MULT）に対する制御
信号〕を作成するようにしたものであるので、
当該高基数非回復型除算装置の、１演算サイク
ルタイムの短縮を図ることができる効果があ
る。
算を行い、該仮加算で得られた部分剰余の符号
を検出して、その検出された符号が負の時に
は、上記部分剰余の上位桁の補数を出力し、該
符号が正の時には、該部分剰余の上位桁をその
侭出力する補数発生器COMPと、該補数発生
COMPの出力を、その侭復号る第２の復号回
路DECと、上記部分剰余の符号の正負により、
上記復号の方式を制御できる修飾付きの第１の
復号回路MDECとに入力し、該第２と、第１
の２つの復号回路DEC，MDECの出力を、そ
れぞれ、桁上げがない場合と、桁上げがある場
合の２通りについて設けた部分商予測器QP２，
QP１に入力するように構成し、上記第１の復
号回路MDECにおいては、上記桁上げがある
場合の復号を行う必要があるので、上記部分剰
余の符号が‘0'（正）の時は、更に、該桁上げ
信号により、該部分剰余が、高々“１”だけ大
きくなることを予測して、＋１を想定した復号
信号を生成し、該部分剰余の符号が‘1'（負）
の時にも、該桁上げ信号により、該部分剰余
が、高々“１”だけ大きくなることを予測し
て、絶対値で見て−１を想定した復号信号を生
成するように構成し、 (2) それぞれの部分商予測器QP１，QP２から得
られた出力結果の内、上記桁上げ信号がない場
合には、上記部分商予測器QP２の出力を選択
し、上記桁上げがある場合には、上記部分商予
測器QP１の出力を選択して、真の部分商予測
信号ｍ〔倍数発生回路（MULT）に対する制御
信号〕を作成するようにしたものであるので、
当該高基数非回復型除算装置の、１演算サイク
ルタイムの短縮を図ることができる効果があ
る。
以下本発明の実施例を図面によつて詳述する。
第１図が本発明の一実施例をブロツク図で示した
ものであり、１，２，３，４，５１，５２，５２
１，６，７，８，９，１０，１１は第２図で説明
したものと同じものであり、修飾機能付き復号回
路（MDEC）１１１、セレクタ（SEL）１２、
及び第２図で説明した部分商予測回路（QP）３
と同じ機能を有する部分商予測回路（QP１）３
１が本発明を実施するのに新たに付加された機能
ブロツクである。
第１図が本発明の一実施例をブロツク図で示した
ものであり、１，２，３，４，５１，５２，５２
１，６，７，８，９，１０，１１は第２図で説明
したものと同じものであり、修飾機能付き復号回
路（MDEC）１１１、セレクタ（SEL）１２、
及び第２図で説明した部分商予測回路（QP）３
と同じ機能を有する部分商予測回路（QP１）３
１が本発明を実施するのに新たに付加された機能
ブロツクである。
本発明を実施した高基数非回復型除算装置の基
本的な動作は従来方式と同じであるので、ここで
は本発明の特徴的な部分のみ説明する。
本的な動作は従来方式と同じであるので、ここで
は本発明の特徴的な部分のみ説明する。
先ず、修飾機能付きの第１の復号回路
（MDEC）１１１は、前述のように、第２の加算
器２（ADDER２）の桁上げ先見回路からの桁上
げ信号があつた場合の、上記部分剰余の上位数ビ
ツトに対する復号信号を生成する為の復号回路で
あるので、原則として、該上位桁の部分剰余を生
成する第１の加算器１（ADDER１）の符号ビツ
トが‘0'（正）の時には、該加算器１（ADDER
１）の出力を、その侭、即ち、該部分剰余の上位
桁の絶対値をとり、それが高々‘1'だけ大きくな
ると予測して、＋１を想定したデコード信号を作
成し、該符号ビツトが‘1'（負）の時には、該第
１の加算器１（ADDER１）の出力の１の補数を
とつて、即ち、該部分剰余の上位桁の絶対値が
高々‘1'だけ大きくなると予測して、該絶対値表
現で、−１を想定したデコード信号を作成する回
路であり、セレクタSEL１２は、桁上げ先見回路
CLA５２１の出力信号によつて、部分商予測回
路QP１，３，QP２，３１の何れかを選択する回
路である。
（MDEC）１１１は、前述のように、第２の加算
器２（ADDER２）の桁上げ先見回路からの桁上
げ信号があつた場合の、上記部分剰余の上位数ビ
ツトに対する復号信号を生成する為の復号回路で
あるので、原則として、該上位桁の部分剰余を生
成する第１の加算器１（ADDER１）の符号ビツ
トが‘0'（正）の時には、該加算器１（ADDER
１）の出力を、その侭、即ち、該部分剰余の上位
桁の絶対値をとり、それが高々‘1'だけ大きくな
ると予測して、＋１を想定したデコード信号を作
成し、該符号ビツトが‘1'（負）の時には、該第
１の加算器１（ADDER１）の出力の１の補数を
とつて、即ち、該部分剰余の上位桁の絶対値が
高々‘1'だけ大きくなると予測して、該絶対値表
現で、−１を想定したデコード信号を作成する回
路であり、セレクタSEL１２は、桁上げ先見回路
CLA５２１の出力信号によつて、部分商予測回
路QP１，３，QP２，３１の何れかを選択する回
路である。
具体的には、桁上げ先見回路CLA５２１の出
力が‘1'（即ち、キヤリー有り）の場合には、部
分商予測回路QP１，３１を選択し、該出力が‘
0'（即ち、キヤリー無し）の場合には部分商予測
回路QP２，３を選択するように機能する。
力が‘1'（即ち、キヤリー有り）の場合には、部
分商予測回路QP１，３１を選択し、該出力が‘
0'（即ち、キヤリー無し）の場合には部分商予測
回路QP２，３を選択するように機能する。
次に、通常のデコーダDEC１１のデコード機
能の例を第３図に示し、本発明を実施するのに必
要な修飾機能付きの第１の復号回路MDEC１１
１のデコード機能の例を第４図に示す。
能の例を第３図に示し、本発明を実施するのに必
要な修飾機能付きの第１の復号回路MDEC１１
１のデコード機能の例を第４図に示す。
今、第１の加算器１ADDER1 ５１の出力デ
ータ〔即ち、PRi＋mDSRの上位桁〕が正、負の
２つの場合について、本発明によつて部分商予測
信号ｍを出力する場合の動作例について、具体デ
ータを用いて説明する。
ータ〔即ち、PRi＋mDSRの上位桁〕が正、負の
２つの場合について、本発明によつて部分商予測
信号ｍを出力する場合の動作例について、具体デ
ータを用いて説明する。
例 １
第１の加算器１ADDER1 ５１の出力データ
が‘00100'の場合、該データの符号ビツトは‘0'
で（正）であるので、桁上げ先見回路CLA５２
１からキヤリーがなければ、デコーダDEC１１
の通常のデコード回路の出力〔第３図１で示す、
ライン４をオンとするデコード出力〕を部分商予
測回路QP２，３に入力して得られた部分商予測
信号を、該キヤリーが有ると、上記データは‘
00101'となることを予測して、修飾機能付きの第
１の復号回路MDEC１１１に、符号付きで‘
00100'が入力された時のデコード回路の出力〔第
４図２で示す、ライン５をオンとするデコード出
力〕を、部分商予測回路QP１，３１に入力して
得られた部分商予測信号を、それぞれ桁上げ先見
回路CLA５２１からのキヤリーに基づいて、セ
レクタSEL１２で選択するように制御することに
より、正しい部分商予測信号ｍを得ることができ
る。
が‘00100'の場合、該データの符号ビツトは‘0'
で（正）であるので、桁上げ先見回路CLA５２
１からキヤリーがなければ、デコーダDEC１１
の通常のデコード回路の出力〔第３図１で示す、
ライン４をオンとするデコード出力〕を部分商予
測回路QP２，３に入力して得られた部分商予測
信号を、該キヤリーが有ると、上記データは‘
00101'となることを予測して、修飾機能付きの第
１の復号回路MDEC１１１に、符号付きで‘
00100'が入力された時のデコード回路の出力〔第
４図２で示す、ライン５をオンとするデコード出
力〕を、部分商予測回路QP１，３１に入力して
得られた部分商予測信号を、それぞれ桁上げ先見
回路CLA５２１からのキヤリーに基づいて、セ
レクタSEL１２で選択するように制御することに
より、正しい部分商予測信号ｍを得ることができ
る。
例 ２
第１の加算器１ADDER1 ５１の出力データ
が‘11011'の場合、該データの符号ビツトは‘1'
で（負）であるので、特願昭−070353に開示され
ている論理に従つて、第１の加算器１ADDER1
５１の出力の１の補数出力が第２の復号回路
DEC１１、及び、第１の復号回路MDEC１１に
入力され、その値によつて部分商予測信号ｍの絶
対値が出力される。
が‘11011'の場合、該データの符号ビツトは‘1'
で（負）であるので、特願昭−070353に開示され
ている論理に従つて、第１の加算器１ADDER1
５１の出力の１の補数出力が第２の復号回路
DEC１１、及び、第１の復号回路MDEC１１に
入力され、その値によつて部分商予測信号ｍの絶
対値が出力される。
従つて、この場合、桁上げ先見回路CLA５２
１からのキヤリーがなければ、符号を除いたデー
タ‘1011'の１の補数（即ち、絶対値表現）は‘
0100'であるから、該補数出力に対するデコーダ
DEC１１の通常のデコーダ回路の出力〔第３図
１で示す、ライン４をオンとするデコード出力〕
を部分商予測回路QP２，３に入力して得られる
部分商予測信号を、若し該キヤリーがあると、元
のデータは‘11100'となるので、その補数出力は
符号を除いて‘0011'となることを予測して、修
飾機能付きの第１の復号回路MDEC１１１に、
符号付きで‘10100'が入力された時のデコード回
路の出力〔第４図３で示す、ライン３をオンとす
るデコード出力〕を、部分商予測回路QP１，３
１に入力して得られる部分商予測信号を、それぞ
れ桁上げ先見回路CLA５２１からのキヤリーに
基づいて、セレクタSEL１２で選択するように制
御することにより、正しい部分商予測信号ｍを得
ることができる。
１からのキヤリーがなければ、符号を除いたデー
タ‘1011'の１の補数（即ち、絶対値表現）は‘
0100'であるから、該補数出力に対するデコーダ
DEC１１の通常のデコーダ回路の出力〔第３図
１で示す、ライン４をオンとするデコード出力〕
を部分商予測回路QP２，３に入力して得られる
部分商予測信号を、若し該キヤリーがあると、元
のデータは‘11100'となるので、その補数出力は
符号を除いて‘0011'となることを予測して、修
飾機能付きの第１の復号回路MDEC１１１に、
符号付きで‘10100'が入力された時のデコード回
路の出力〔第４図３で示す、ライン３をオンとす
るデコード出力〕を、部分商予測回路QP１，３
１に入力して得られる部分商予測信号を、それぞ
れ桁上げ先見回路CLA５２１からのキヤリーに
基づいて、セレクタSEL１２で選択するように制
御することにより、正しい部分商予測信号ｍを得
ることができる。
上記は、あくまでも、一実施例であつて、該第
１の加算器１ADDER1と、第２の加算器２
ADDER2とのビツト数を完全に分ける必要はな
く、例えば、第２の加算器２ADDER2は全ビツ
ト数で構成し、第１の加算器１ADDER1を、そ
の上位数ビツトで構成するようにしてもよいこと
はいうまでもないことである。この場合、該第１
の加算器１ADDER1側は、高速に、部分商miを
予測する必要から、該部分商miを予測するのに
必要最小限のビツト数とするのが効果的である。
１の加算器１ADDER1と、第２の加算器２
ADDER2とのビツト数を完全に分ける必要はな
く、例えば、第２の加算器２ADDER2は全ビツ
ト数で構成し、第１の加算器１ADDER1を、そ
の上位数ビツトで構成するようにしてもよいこと
はいうまでもないことである。この場合、該第１
の加算器１ADDER1側は、高速に、部分商miを
予測する必要から、該部分商miを予測するのに
必要最小限のビツト数とするのが効果的である。
このように、本発明においては、上記修飾機能
付きの第１の復号回路MDEC１１１が、原則と
して、加算器１ADDER1の符号ビツトが‘0'
（正）の時は、＋１を想定したデコード信号を、該
符号ビツトが‘1'（負）の時は、−１を想定したデ
コード信号を作成するように構成されている所に
特徴がある。
付きの第１の復号回路MDEC１１１が、原則と
して、加算器１ADDER1の符号ビツトが‘0'
（正）の時は、＋１を想定したデコード信号を、該
符号ビツトが‘1'（負）の時は、−１を想定したデ
コード信号を作成するように構成されている所に
特徴がある。
以上、詳細に説明したように、本発明の高基数
非回復型除算装置は、部分剰余レジスタPRと、
除数レジスタDSRの値から予測部分商PPQを求
める際に、 部分剰余レジスタPR、除数レジスタDSRの
上位数ビツトを参照することにより予測部分商
PPQが求められる。
非回復型除算装置は、部分剰余レジスタPRと、
除数レジスタDSRの値から予測部分商PPQを求
める際に、 部分剰余レジスタPR、除数レジスタDSRの
上位数ビツトを参照することにより予測部分商
PPQが求められる。
桁上げ信号の伝播は、桁数が大きくなると急
激に大となること。
激に大となること。
の２点に着目して、
(1) 上記の上位数ビツトのみで、部分剰余の仮加
算を行い、該仮加算で得られた部分剰余の符号
を検出して、その検出された符号が負の時に
は、上記部分剰余の上位桁の補数を出力し、該
符号が正の時には、該部分剰余の上位桁をその
侭出力する補数発生器COMPと、該補数発生
器COMPの出力を、その侭復号する第２の復
号回路DECと、上記部分剰余の符号の正負に
より、上記復号の方式を制御できる修飾付きの
第１の復号回路MDECとに入力し、該第２と、
第１の２つの復号回路DEC，MDECの出力を、
それぞれ、桁上げがない場合と、桁上げがある
場合の２通りについて設けた部分商予測器QP
２，QP１に入力するように構成し、上記第１
の復号回路MDECにおいては、上記桁上げが
ある場合の復号を行う必要があるので、上記部
分剰余の符号が‘0'（正）の時は、更に、該桁
上げ信号により、該部分剰余が高々“１”だけ
大きくなることを予測して、＋１を想定した復
号信号を生成し、該部分剰余の符号が‘1'（負）
の時にも、該桁上げ信号により、該部分剰余が
高々“１”だけ大きくなることを予測して、絶
対値で見て−１を想定した復号信号を生成する
ように構成し、 (2) それぞれの部分商予測器から得られた結果
と、桁上げ信号から、真の部分商予測信号ｍ
（倍数発生器MULTに対する制御信号）を作成
するようにしたものであるので、当該高基数非
回復型除算装置の、１演算サイクルタイムの短
縮を図ることができる効果がある。
算を行い、該仮加算で得られた部分剰余の符号
を検出して、その検出された符号が負の時に
は、上記部分剰余の上位桁の補数を出力し、該
符号が正の時には、該部分剰余の上位桁をその
侭出力する補数発生器COMPと、該補数発生
器COMPの出力を、その侭復号する第２の復
号回路DECと、上記部分剰余の符号の正負に
より、上記復号の方式を制御できる修飾付きの
第１の復号回路MDECとに入力し、該第２と、
第１の２つの復号回路DEC，MDECの出力を、
それぞれ、桁上げがない場合と、桁上げがある
場合の２通りについて設けた部分商予測器QP
２，QP１に入力するように構成し、上記第１
の復号回路MDECにおいては、上記桁上げが
ある場合の復号を行う必要があるので、上記部
分剰余の符号が‘0'（正）の時は、更に、該桁
上げ信号により、該部分剰余が高々“１”だけ
大きくなることを予測して、＋１を想定した復
号信号を生成し、該部分剰余の符号が‘1'（負）
の時にも、該桁上げ信号により、該部分剰余が
高々“１”だけ大きくなることを予測して、絶
対値で見て−１を想定した復号信号を生成する
ように構成し、 (2) それぞれの部分商予測器から得られた結果
と、桁上げ信号から、真の部分商予測信号ｍ
（倍数発生器MULTに対する制御信号）を作成
するようにしたものであるので、当該高基数非
回復型除算装置の、１演算サイクルタイムの短
縮を図ることができる効果がある。
第１図は本発明の一実施例をブロツク図で示し
た図、第２図は従来方式による高基数非回復型除
算装置の構成例をブロツク図で示した図、第３図
は通常のデコーダのデコード機能の例を示した
図、第４図は本発明を実施するのに必要な修飾機
能付き復号回路のデコード機能の例を示した図、
である。 図面において、１は除数レジスタDSR、２は
倍数発生回路MULT、３は部分商予測回路QP，
QP２、３１は部分商予測回路QP１，４は部分剰
余レジスタPR、５１は第１の加算器１
ADDER1，５２は第２の加算器２ADDER2，５
２１は桁上げ先見回路CLA，６は剰余レジスタ
RMD，７は剰余補正器RMDC，８は部分商発生
器QG，９は商レジスタQR，１０は補数発生器
COMP，１１は第２の復号回路DEC，１１１は
修飾機能付きの第１の復号回路MDEC，１２は
セレクタSEL，ｍは部分商予測信号、mDSRは倍
数発生回路MULTの出力信号、をそれぞれ示す。
た図、第２図は従来方式による高基数非回復型除
算装置の構成例をブロツク図で示した図、第３図
は通常のデコーダのデコード機能の例を示した
図、第４図は本発明を実施するのに必要な修飾機
能付き復号回路のデコード機能の例を示した図、
である。 図面において、１は除数レジスタDSR、２は
倍数発生回路MULT、３は部分商予測回路QP，
QP２、３１は部分商予測回路QP１，４は部分剰
余レジスタPR、５１は第１の加算器１
ADDER1，５２は第２の加算器２ADDER2，５
２１は桁上げ先見回路CLA，６は剰余レジスタ
RMD，７は剰余補正器RMDC，８は部分商発生
器QG，９は商レジスタQR，１０は補数発生器
COMP，１１は第２の復号回路DEC，１１１は
修飾機能付きの第１の復号回路MDEC，１２は
セレクタSEL，ｍは部分商予測信号、mDSRは倍
数発生回路MULTの出力信号、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ １サイクルタイムでｎビツトの商を得る高基
数非回復型除算装置であつて、 部分剰余レジスタPRと、除数レジスタDSR
と、倍数発生回路MULTと、桁上げ先見回路
CLAを持つ第２の加算回路と、部分商予測器QP
と、部分商発生器QGと、剰余補正回路RMDC
と、 該部分剰余の符号を検出し、且つ、該部分剰余
の上位桁を出力する第１の加算回路と、該第１の
加算回路で検出された符号が負の時には、上記部
分剰余の上位桁の補数を出力し、該符号が正の時
には、該部分剰余の上位桁をその侭出力する補数
発生器COMPと、該補数発生器COMPの出力を
復号する第２の復号回路DECと、上記部分剰余
の符号の正負により、上記復号の方式を制御でき
る修飾付きの第１の復号回路MDECと、該第２
と、第１の２つの復号回路DEC，MDECの出力
を、それぞれ入力とする２つの部分商予測器QP
２，QP１の２つの出力から、上記桁上げ先見回
路CLAからの桁上げ信号の有無によつて、上記
倍数発生回路MULTへの制御信号ｍを選択する
選択回路SELとを備え、 上記第１の復号回路MDECにおいては、上記
部分剰余の符号が‘0'（正）の時は、＋１を想定し
た復号信号を生成し、該部分剰余の符号が‘1'
（負）の時は、−１を想定した復号信号を生成する
ように構成し、 上記桁上げ先見回路CLAからの桁上げ信号が
ない時には、上記第２の複合回路DECの出力に
よる部分商予測器QP２の出力を選択し、 上記桁上げ先見回路CLAからの桁上げ信号が
ある時には、上記第１の複合回路MDECの出力
による部分商予測器QP１の出力を選択するよう
に構成したことを特徴とする高基数非回復型除算
装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128610A JPS617939A (ja) | 1984-06-22 | 1984-06-22 | 高基数非回復型除算装置 |
| CA000477910A CA1231455A (en) | 1984-04-09 | 1985-03-29 | Nonrestoring divider |
| US06/719,014 US4722069A (en) | 1984-04-09 | 1985-04-02 | Nonrestoring divider |
| AU40738/85A AU553078B2 (en) | 1984-04-09 | 1985-04-02 | Nonrestoring divider |
| DE8585302455T DE3585334D1 (de) | 1984-04-09 | 1985-04-04 | Dividierer ohne rueckstellung. |
| EP85302455A EP0158530B1 (en) | 1984-04-09 | 1985-04-04 | Nonrestoring divider |
| ES542032A ES8609768A1 (es) | 1984-04-09 | 1985-04-08 | Un aparato divisor electronico,con circuiteria simplificada |
| BR8501629A BR8501629A (pt) | 1984-04-09 | 1985-04-08 | Aparelho divisor |
| KR8502374A KR890003321B1 (en) | 1984-04-09 | 1985-04-09 | Anti recovery divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128610A JPS617939A (ja) | 1984-06-22 | 1984-06-22 | 高基数非回復型除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617939A JPS617939A (ja) | 1986-01-14 |
| JPH0370252B2 true JPH0370252B2 (ja) | 1991-11-07 |
Family
ID=14989040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128610A Granted JPS617939A (ja) | 1984-04-09 | 1984-06-22 | 高基数非回復型除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617939A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5031138A (en) * | 1990-06-04 | 1991-07-09 | International Business Machines Corporation | Improved ratio decoder for use in a non-restoring binary division circuit |
| JP3391448B2 (ja) * | 1991-06-07 | 2003-03-31 | 富士通株式会社 | 除算器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029408B2 (ja) * | 1979-08-08 | 1985-07-10 | 富士通株式会社 | 除算器 |
| JPS56123038A (en) * | 1980-03-04 | 1981-09-26 | Fujitsu Ltd | Division control system |
-
1984
- 1984-06-22 JP JP59128610A patent/JPS617939A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS617939A (ja) | 1986-01-14 |
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