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JPH0379882B2 - - Google Patents
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JPH0379882B2 - - Google Patents

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JPH0379882B2
JPH0379882B2 JP56147426A JP14742681A JPH0379882B2 JP H0379882 B2 JPH0379882 B2 JP H0379882B2 JP 56147426 A JP56147426 A JP 56147426A JP 14742681 A JP14742681 A JP 14742681A JP H0379882 B2 JPH0379882 B2 JP H0379882B2
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Description

【発明の詳細な説明】 本発明は増幅回路に関し、特に複数の増幅段を
有する多段増幅回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an amplifier circuit, and more particularly to a multistage amplifier circuit having a plurality of amplification stages.

複数の増幅段よりなる一般的な多段増幅回路が
第1図に示されており、入力信号は差動接続され
たトランジスタQ1,Q2、定電流源I1及び能動負
荷カレントミラートランジスタQ3,Q4よりなる
電流増幅段である差動アンプにより電流変換され
る。尚、R1は入力抵抗、R2及びR3はカレントミ
ラートランジスタQ3,Q4の各エミツタ抵抗であ
る。
A general multi-stage amplifier circuit consisting of a plurality of amplifier stages is shown in FIG. 1, and the input signal is transmitted through differentially connected transistors Q 1 and Q 2 , a constant current source I 1 and an active load current mirror transistor Q 3 . , Q4 , which is a current amplification stage, performs current conversion. Note that R 1 is an input resistance, and R 2 and R 3 are emitter resistances of current mirror transistors Q 3 and Q 4 .

この電流出力は電圧増幅段である増幅用トラン
ジスタQ5により電圧変換されかつ増幅されてそ
のコレクタから出力される。この出力が、次段の
増幅段のコンプリメンタリな1対のトランジスタ
Q6,Q7のベース駆動電圧となる。尚、10はト
ランジスタQ6,Q7のベースバイアス発生源であ
つて例えばダイオード等により構成される。この
バイアス発生源10の動作電流供給のために定電
流源I2が設けられており、またE1はトランジスタ
Q5のエミツタ電圧を定めるものである。
This current output is voltage-converted and amplified by the amplification transistor Q5 , which is a voltage amplification stage, and is output from its collector. This output is connected to a complementary pair of transistors in the next amplification stage.
This is the base drive voltage for Q 6 and Q 7 . Note that 10 is a base bias generation source for the transistors Q 6 and Q 7 and is composed of, for example, a diode. A constant current source I2 is provided to supply operating current to the bias source 10, and E1 is a transistor.
This determines the emitter voltage of Q5 .

トランジスタQ6,Q7の両エミツタは抵抗R4
R5を夫々介して回路出力OUTとなつており、図
示せぬ共通負荷を低インピーダンスによりプツシ
ユプル駆動する。そして、位相補償をなすべくト
ランジスタQ5のベースとコレクタとの間に容量
素子Cが設けられており、また抵抗R6,R7より
なる負帰還回路が回路出力と差動アンプのトラン
ジスタQ2の制御入力との間に設けられ、回路特
性の向上をなすと共に回路出力点の直流レベルを
零電位に維持する機能をも有している。
Both emitters of transistors Q 6 and Q 7 are resistors R 4 ,
They are connected to the circuit output OUT via R5 , and push-pull drive a common load (not shown) with low impedance. A capacitive element C is provided between the base and collector of the transistor Q 5 for phase compensation, and a negative feedback circuit consisting of resistors R 6 and R 7 connects the circuit output with the transistor Q 2 of the differential amplifier. It has the function of improving the circuit characteristics and maintaining the DC level at the circuit output point at zero potential.

かゝる第1図の回路構成において、入力段の差
動アンプQ1,Q2と電圧増幅段Q5とを第1の増幅
段1と指称し、出力電力増幅段Q6,Q7を第2の
増幅段と指称することとする。
In such a circuit configuration as shown in FIG . This will be referred to as the second amplification stage.

上記構成では、電源電圧±V1の利用率を上げ
るために、抵抗R2,R3における電圧降下、定電
流源I2における電圧ロス及び基準バイアス電圧E1
を小に設定するのが普通である。この場合、第1
の増幅段1の出力能動素子であるトランジスタ
Q5のコレクタ電位は、電源電圧+V1よりE1だけ
低い電位から、電源電圧−V1より電流源I2の電圧
ロス分だけ高い電位まで振れることになるため
に、トランジスタQ5の耐圧は約2×V1必要とな
る。従つてトランジスタQ1〜Q5及び電流源I2
含む第1の増幅段1を集積回路化するには高耐圧
技術を必要とするが、高耐圧化には限界があるた
めに通常のいわゆるデイスクリート部品を用いて
構成した場合に比し著しく性能が劣ることにな
る。
In the above configuration, in order to increase the utilization rate of the power supply voltage ±V 1 , the voltage drop in the resistors R 2 and R 3 , the voltage loss in the constant current source I 2 , and the reference bias voltage E 1
It is normal to set it to small. In this case, the first
The transistor which is the output active element of the amplifier stage 1 of
The collector potential of Q 5 swings from a potential E 1 lower than the power supply voltage +V 1 to a potential higher than the power supply voltage -V 1 by the voltage loss of the current source I 2 , so the withstand voltage of the transistor Q 5 is Approximately 2×V 1 is required. Therefore, high-voltage technology is required to integrate the first amplification stage 1 including the transistors Q 1 to Q 5 and the current source I 2 , but since there is a limit to increasing the voltage resistance, the conventional so-called This results in significantly inferior performance compared to a configuration using discrete components.

本発明の目的は、高耐圧を必要とせず低耐圧素
子を用いて回路の集積化を容易にした多段増幅回
路を提供することである。
An object of the present invention is to provide a multi-stage amplifier circuit that does not require a high breakdown voltage and uses low breakdown voltage elements to facilitate circuit integration.

上記目的を達成するために本発明の多段増幅回
路は、前段増幅回路及び後段プツシユプル増幅回
路相互間に電流ミラー回路により構成した中継回
路を介在せしめて両増幅回路を分けて配列し、前
段増幅回路を比較的に低い電圧で駆動すると共
に、後段増幅回路をこれよりも高い電圧で駆動す
るようにしたことを特徴とする。
In order to achieve the above object, the multi-stage amplifier circuit of the present invention interposes a relay circuit constituted by a current mirror circuit between the front-stage push-pull amplifier circuit and the rear-stage push-pull amplifier circuit, and arranges both amplifier circuits separately. is characterized in that it is driven at a relatively low voltage, and the subsequent stage amplifier circuit is driven at a higher voltage than this.

以下に、図面に基づき本発明を説明する。 The present invention will be explained below based on the drawings.

第2図は本発明の実施例の回路図であり、第1
図と同等部分は同一符号により示されている。す
なわち、第1及び第2の増幅段1及び2の入出力
間にカレントミラー回路によりなる電流転送手段
3を設け、両増幅段1及び2の動作電圧源を互い
に分離したものである。更に詳述すればば、第1
の増幅段1の出力増幅素子であるPNPトランジ
スタQ5のコレクタ出力電流を、NPNトランジス
タQ8,Q9よりなる第1のカレントミラー回路に
よりトランジスタQ9のコレクタ出力電流に変換
し、またこのトランジスタQ9のコレクタ出力電
流を、PNPトランジスタQ10,Q11よりなる第2
のカレントミラー回路によつてトランジスタQ11
のコレクタ出力電流に変換するようにしている。
尚、抵抗R8〜R11は各カレントミラートランジス
タQ8〜Q11の各エミツタ抵抗であり、ミラー比
(電流転送比)を1とする場合にはR8=R9,R10
=R11に選定される。そして、第2のカレントミ
ラー回路の出力トランジスタQ11のコレクタ出力
を第2の増幅段の入力駆動電流とするものであ
り、このコレクタ出力点が出力増幅素子Q6のベ
ースとバイアス回路10との接続点に接続されて
なるものである。
FIG. 2 is a circuit diagram of an embodiment of the present invention.
Parts equivalent to those in the figures are designated by the same reference numerals. That is, a current transfer means 3 consisting of a current mirror circuit is provided between the input and output of the first and second amplification stages 1 and 2, and the operating voltage sources of both the amplification stages 1 and 2 are separated from each other. To be more specific, the first
The collector output current of the PNP transistor Q5 , which is the output amplification element of the amplifier stage 1, is converted into the collector output current of the transistor Q9 by the first current mirror circuit consisting of the NPN transistors Q8 and Q9 . The collector output current of Q 9 is transferred to a second transistor consisting of PNP transistors Q 10 and Q 11 .
Transistor Q 11 by the current mirror circuit of
The current is converted to the collector output current.
Note that the resistors R 8 to R 11 are the emitter resistances of the current mirror transistors Q 8 to Q 11 , and when the mirror ratio (current transfer ratio) is 1, R 8 = R 9 , R 10
= R 11 . The collector output of the output transistor Q 11 of the second current mirror circuit is used as the input drive current of the second amplification stage, and this collector output point connects the base of the output amplification element Q 6 and the bias circuit 10. It is connected to a connection point.

こうすることにより、第1及び第2の増幅段の
動作電圧源が互いに分離可能となり、前段の第1
の増幅段は出力段である第2の増幅段の動作電圧
±V1よりも低い電圧±V2にて動作せしめること
ができる。そのために、各素子の耐圧も小さいも
のでよく集積回路化が極めて容易となる。具体的
には、図の破線α−α′を境にして前段部をIC化
し、後段部を耐圧の大なるデイスクリート部品に
て構成することができる。
By doing this, the operating voltage sources of the first and second amplification stages can be separated from each other, and the operating voltage sources of the first and second amplification stages can be separated from each other.
The amplification stage can be operated at a voltage ±V 2 lower than the operating voltage ±V 1 of the second amplification stage which is the output stage. Therefore, the withstand voltage of each element may be small, and integration into an integrated circuit becomes extremely easy. Specifically, the front stage section can be made into an IC with the dashed line α-α' in the figure as a boundary, and the rear stage section can be constructed from discrete components with high voltage resistance.

第2図の例では、第1のカレントミラー回路の
入力側トランジスタQ8は低耐圧素子でIC化され
得るが、出力側トランジスタQ9は高耐圧素子と
する必要があつてデイスクリート部品となる。従
つて、トランジスタQ8とQ9のVBE(ベース・エミ
ツタ間電圧)の差や、抵抗R8とR9の値の差や、
更にはこれら素子の温度特性の差等により、ミラ
ー比が設計値に合致せず、増幅回路の開ループ利
得や周波数特性が変化することになる。
In the example shown in Figure 2, the input side transistor Q8 of the first current mirror circuit is a low voltage element and can be integrated into an IC, but the output side transistor Q9 needs to be a high voltage element and is a discrete component. . Therefore, the difference in V BE (base-emitter voltage) between transistors Q8 and Q9 , the difference in value between resistors R8 and R9 ,
Furthermore, due to differences in temperature characteristics of these elements, the mirror ratio does not match the designed value, and the open loop gain and frequency characteristics of the amplifier circuit change.

この欠点を防ぐために、第3図に示す本発明の
他の実施例の回路が得られる。第3図において第
1図及び第2図と同等部分には同一符号が付され
ており、トランジスタQ8,Q9よりなる第1のカ
レントミラー回路の出力とトランジスタQ10
Q11よりなる第2のカレントミラー回路の入力と
の間にベース接地型のNPNトランジスタQ12をカ
スコード接続して挿入したものである。こうする
ことにより、トランジスタQ9とQ12とがいわゆる
カスコード動作をなし、トランジスタQ9のコレ
クタ電位が略一定値(零ボルト)にクランプされ
て第2図の場合に比し、トランジスタQ9は低耐
圧素子とすることができる。よつて、トランジス
タQ9もトランジスタQ8と共に同一チツプ上にて
IC化することが可能となるから、特性の均一化
が図れ第1のカレントミラー回路のミラー比は設
計通りとすることができ、回路の安定化を招来す
る。
To avoid this drawback, a circuit according to another embodiment of the invention is obtained, as shown in FIG. In FIG. 3, the same parts as in FIGS. 1 and 2 are given the same reference numerals, and the output of the first current mirror circuit consisting of transistors Q 8 and Q 9 and the transistors Q 10 and
A common base type NPN transistor Q12 is inserted in cascode connection between the input of the second current mirror circuit consisting of Q11 . By doing this, transistors Q 9 and Q 12 perform a so-called cascode operation, and the collector potential of transistor Q 9 is clamped to a substantially constant value (zero volts), and compared to the case shown in FIG . It can be made into a low breakdown voltage element. Therefore, transistor Q 9 is also on the same chip as transistor Q 8 .
Since it can be implemented as an IC, the characteristics can be made uniform and the mirror ratio of the first current mirror circuit can be set as designed, leading to stabilization of the circuit.

尚、第2,3図の回路において、第1図の回路
の周波数特性と同一特性を得るためには、位相補
償コンデンサC1の値を第1図の回路の場合に比
しより大に選定しなければならないが、第2,3
図の回路のトランジスタQ5のベースとトランジ
スタQ6のベースとの間にコンデンサC1を接続す
ることにより第1図の回路と同値の容量で同一周
波数特性が得られる。また、トランジスタQ5
ベースと回路出力OUTとの間にコンデンサC1
設けてもよいものである。
In addition, in the circuits of Figures 2 and 3, in order to obtain the same frequency characteristics as the circuit of Figure 1, the value of the phase compensation capacitor C 1 must be selected larger than that of the circuit of Figure 1. I have to do it, but the second and third
By connecting a capacitor C1 between the base of transistor Q5 and the base of transistor Q6 in the circuit shown in the figure, the same frequency characteristics can be obtained with the same capacitance as in the circuit shown in FIG. Further, a capacitor C1 may be provided between the base of the transistor Q5 and the circuit output OUT.

第4図は本発明の他の実施例の回路図であり、
第1図乃至第3図と同等部分は同一符号により示
されている。上記各例と異なる部分についてのみ
述べれば、第1の増幅段1の入力差動アンプ段
が、FET(電界効果トランジスタ)Q1,Q2よりな
る構成であり、各トランジスタQ1,Q2と夫々ト
ランジスタQ13,Q14がカスコード接続され、カ
スコードアンプ型式とされている。尚、抵抗R19
と電流源I1,I3によつてトランジスタQ13,Q4
ベース電位を一定として両トランジスタをベース
接地型式にて作動せしめている。差動アンプの負
荷は抵抗R13,R14による抵抗負荷であり、両負
荷間に抵抗R17とコンデンサC2とが直列接続して
設けてある。
FIG. 4 is a circuit diagram of another embodiment of the present invention,
Components equivalent to those in FIGS. 1 to 3 are designated by the same reference numerals. To describe only the parts that are different from the above examples, the input differential amplifier stage of the first amplification stage 1 is composed of FETs (field effect transistors) Q 1 and Q 2 , and each transistor Q 1 , Q 2 and Transistors Q 13 and Q 14 are connected in cascode, forming a cascode amplifier type. In addition, resistance R 19
The base potentials of the transistors Q 13 and Q 4 are kept constant by the current sources I 1 and I 3 , and both transistors are operated in a base-grounded type. The load of the differential amplifier is a resistive load formed by resistors R 13 and R 14 , and a resistor R 17 and a capacitor C 2 are connected in series between the two loads.

コレクタ負荷R13,R4より導出された出力が第
2の差動アンプに入力されている。このアンプは
差動トランジスタQ15,Q16、電流源I4及び負荷抵
抗R15,R16よりなり、抵抗R16の両端よりトラン
ジスタQ5のベース入力が取り出されている。ト
ランジスタQ5とトランジスタQ18とによりカスコ
ードアンプが構成され、特性の向上を図つてい
る。尚、E2はトランジスタQ18のベースバイアス
電圧源である。そして、トランジスタQ5のベー
スとトランジスタQ18のコレクタとの間に位相補
償用コンデンサC1が挿入されている。このトラ
ンジスタQ18のコレクタ出力が、トランジスタ
Q8,Q9よりなる第1のカレントミラー回路の入
力電流となつて次段増幅部2へ電流転送が行われ
る。それ以後は、第3図の回路例と同等構成であ
つてその説明は省略する。
Outputs derived from collector loads R 13 and R 4 are input to the second differential amplifier. This amplifier consists of differential transistors Q 15 , Q 16 , a current source I 4 , and load resistors R 15 , R 16 , and the base input of transistor Q 5 is taken out from both ends of resistor R 16 . A cascode amplifier is configured by transistor Q5 and transistor Q18 , and the characteristics are improved. Note that E2 is the base bias voltage source of transistor Q18 . A phase compensation capacitor C1 is inserted between the base of the transistor Q5 and the collector of the transistor Q18 . The collector output of this transistor Q18 is
The current becomes the input current of the first current mirror circuit composed of Q 8 and Q 9 and is transferred to the next stage amplifying section 2. Thereafter, the configuration is the same as that of the circuit example shown in FIG. 3, and the explanation thereof will be omitted.

本例にあつても、第1の電圧増幅段1と第1の
カレントミラー回路とが同一チツプ上にてIC化
可能となる利点がある。
This example also has the advantage that the first voltage amplification stage 1 and the first current mirror circuit can be implemented as an IC on the same chip.

以上説明したように本発明の多段増幅回路は、
前段増幅回路と後段プツシユプル増幅回路とから
なる多段増幅回路において、両増幅回路間に電流
ミラー回路を挿入して両増幅回路を分けて配列
し、前段増幅回路には低い電源電圧を供給し、後
段増幅回路にはこれよりも高い電源電圧を供給す
る構成としたので、前段増幅部は低電源にて動作
させることが可能であるから低耐圧素子にて構成
でき、よつてIC化が極めて容易となる。しかも、
前段増幅回路の出力を後段増幅回路に中継する上
記電流ミラー回路は信号の伝達において歪を発生
せず多段増幅回路全体のS/Nや周波数特性等を
低下させない利点があり、上記電流ミラー回路を
増幅回路と共にIC化することの出来る利点もあ
る。また、増幅回路全体の最大出力は、後段に接
続される回路及びその電源電圧で決定されるか
ら、前段部は、低出力増幅から中小出力増幅器に
至るまで広い範囲の増幅器に利用でき汎用性を有
することになる。
As explained above, the multistage amplifier circuit of the present invention has
In a multi-stage amplifier circuit consisting of a front-stage amplifier circuit and a rear-stage push-pull amplifier circuit, a current mirror circuit is inserted between both amplifier circuits, and both amplifier circuits are arranged separately, and a low power supply voltage is supplied to the front-stage amplifier circuit, while the latter stage Since the amplifier circuit is configured to supply a higher power supply voltage than this, the pre-amplifier section can be operated with a low power supply, so it can be configured with low-voltage elements, making it extremely easy to integrate into an IC. Become. Moreover,
The above-mentioned current mirror circuit, which relays the output of the front-stage amplifier circuit to the rear-stage amplifier circuit, has the advantage that it does not generate distortion in signal transmission and does not deteriorate the S/N or frequency characteristics of the entire multi-stage amplifier circuit. Another advantage is that it can be integrated into an IC together with the amplifier circuit. In addition, the maximum output of the entire amplifier circuit is determined by the circuits connected to the subsequent stage and their power supply voltages, so the front stage can be used for a wide range of amplifiers, from low output amplifiers to medium and small output amplifiers, providing versatility. will have.

尚、上記におけるバイポーラ素子の1部は
FET素子等の他の能動素子に置換可能である。
In addition, a part of the bipolar element in the above is
It can be replaced with other active elements such as FET elements.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の増幅回路の1例を示す図、第2
図、第3図及び第4図は本発明の実施例を夫々示
す回路図である。 主要部分の符号の説明、1……第1の増幅段、
2……第2の増幅段、3……電流転送回路、Q5
……電圧増幅用トランジスタ、Q6,Q7……電力
増幅用トランジスタ、Q8,Q9,Q10,Q11……カ
レントミラー用トランジスタ。
Figure 1 shows an example of a conventional amplifier circuit; Figure 2 shows an example of a conventional amplifier circuit;
3 and 4 are circuit diagrams showing embodiments of the present invention, respectively. Explanation of symbols of main parts, 1...first amplification stage,
2... Second amplification stage, 3... Current transfer circuit, Q 5
...Voltage amplification transistors, Q 6 , Q 7 ... Power amplification transistors, Q 8 , Q 9 , Q 10 , Q 11 ... Current mirror transistors.

Claims (1)

【特許請求の範囲】 1 前段トランジスタ増幅回路と後段プツシユプ
ルトランジスタ増幅回路とからなる多段増幅回路
であつて、 前記前段トランジスタ増幅回路及び前記後段プ
ツシユプルトランジスタ増幅回路相互間に介在し
て前記前段トランジスタ増幅回路の出力を前記後
段プツシユプルトランジスタ増幅回路の入力に中
継する中継手段と、前記前段トランジスタ増幅回
路に低い電源電圧を供給し前記後段プツシユプル
トランジスタ増幅回路には前記電源電圧よりも高
い電源電圧を供給する電源供給手段とを含み、前
記中継手段は、前記前段トランジスタ増幅回路の
出力電流を入力とする第1電流ミラー回路と、前
記第1電流ミラー回路の出力電流を受けてこれに
応じた出力電流を前記後段プツシユプルトランジ
スタ増幅回路の入力に供給する第2電流ミラー回
路とからなり、少なくとも前記前段トランジスタ
増幅回路が集積回路化されていることを特徴とす
る多段増幅回路。 2 前記前段トランジスタ増幅回路は電圧増幅回
路であり、前記後段プツシユプルトランジスタ増
幅回路は電力増幅回路であることを特徴とする特
許請求の範囲第1項記載の多段増幅回路。 3 前記第2電流ミラー回路の入力電流路は、前
記入力電流路を低電位にクランプするベースの接
地されたトランジスタを含むことを特徴とする特
許請求の範囲第1項又は第2項記載の多段増幅回
路。
[Scope of Claims] 1. A multi-stage amplifier circuit including a front-stage transistor amplifier circuit and a rear-stage push-pull transistor amplifier circuit, the amplifier circuit being interposed between the front-stage transistor amplifier circuit and the rear-stage push-pull transistor amplifier circuit. relay means for relaying the output of the front-stage transistor amplifier circuit to the input of the rear-stage push-pull transistor amplifier circuit; and a power supply means for supplying a high power supply voltage, and the relay means includes a first current mirror circuit receiving the output current of the front-stage transistor amplifier circuit, and a power supply means for receiving the output current of the first current mirror circuit. a second current mirror circuit that supplies an output current corresponding to this to the input of the rear-stage push-pull transistor amplifier circuit, and wherein at least the front-stage transistor amplifier circuit is integrated. . 2. The multi-stage amplifier circuit according to claim 1, wherein the first-stage transistor amplifier circuit is a voltage amplifier circuit, and the second-stage push-pull transistor amplifier circuit is a power amplifier circuit. 3. The multistage circuit according to claim 1 or 2, wherein the input current path of the second current mirror circuit includes a transistor whose base is grounded to clamp the input current path to a low potential. Amplification circuit.
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* Cited by examiner, † Cited by third party
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KR20160061299A (en) * 2016-05-16 2016-05-31 주식회사 오토닉스 Temperature measurable device

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