JPH038036B2 - - Google Patents
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- Publication number
- JPH038036B2 JPH038036B2 JP55184705A JP18470580A JPH038036B2 JP H038036 B2 JPH038036 B2 JP H038036B2 JP 55184705 A JP55184705 A JP 55184705A JP 18470580 A JP18470580 A JP 18470580A JP H038036 B2 JPH038036 B2 JP H038036B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- refresh
- register
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Debugging And Monitoring (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はリフレツシユ同期方式に関し、特にメ
モリのリフレツシユするタイミングを常に同一状
態に保つリフレツシユ同期方式に関する。
モリのリフレツシユするタイミングを常に同一状
態に保つリフレツシユ同期方式に関する。
近年メモリを電子機器に盛んに用いているが、
このメモリの中にはリフレツシユを所定サイクル
の間に所要回数実行せねばならないメモリがあ
る。即ちメモリ全容量が複数のリフレツシユ単位
に分割されており、それらの分割単位が順次リフ
レツシユされるようなメモリであつて、分割単位
毎に割り当てられたリフレツシユの持ち時間を複
数の分割単位に共通にしてそれらの合計の時間の
中で順次リフレツシユを実行するようにして、プ
ログラムの実行を優先出来るように自由度を持た
せたものである。ここのようなメモリを用いた電
子計算機の場合、このリフレツシユを実行するこ
とが通常の電子計算機運営に少なからず影響を及
ぼしている。例えば、リフレツシユは運営上何も
必要としないものであり、この余分の動作の為に
論理ミスを発生し、電子計算機の使用を妨げるこ
とさえ発生する。この論理ミス発生に際して、同
一プログラムを繰返し当該電子計算機システムに
て実行させ、この障害を調査するのが一般であ
る。ところがリフレツシユの動作は不定期であ
り、調査時に障害発生した状態を保たれずに異な
つたタイミングでリフレツシユした状態で調査す
ることとなり障害発見に困難をもたらすという問
題があつた。
このメモリの中にはリフレツシユを所定サイクル
の間に所要回数実行せねばならないメモリがあ
る。即ちメモリ全容量が複数のリフレツシユ単位
に分割されており、それらの分割単位が順次リフ
レツシユされるようなメモリであつて、分割単位
毎に割り当てられたリフレツシユの持ち時間を複
数の分割単位に共通にしてそれらの合計の時間の
中で順次リフレツシユを実行するようにして、プ
ログラムの実行を優先出来るように自由度を持た
せたものである。ここのようなメモリを用いた電
子計算機の場合、このリフレツシユを実行するこ
とが通常の電子計算機運営に少なからず影響を及
ぼしている。例えば、リフレツシユは運営上何も
必要としないものであり、この余分の動作の為に
論理ミスを発生し、電子計算機の使用を妨げるこ
とさえ発生する。この論理ミス発生に際して、同
一プログラムを繰返し当該電子計算機システムに
て実行させ、この障害を調査するのが一般であ
る。ところがリフレツシユの動作は不定期であ
り、調査時に障害発生した状態を保たれずに異な
つたタイミングでリフレツシユした状態で調査す
ることとなり障害発見に困難をもたらすという問
題があつた。
本発明は以上の問題に鑑みてなされたものにし
て、本発明は同一プログラムを何回実行しても、
プログラムに影響を与えるリフレツシユが常に同
一タイミングにて行われ、特に人為的に１ステツ
プ送りで動作する際も、同一タイミングにてリフ
レツシユが行われる様にみえるリフレツシユ同期
方式を提供することを目的とするものである。
て、本発明は同一プログラムを何回実行しても、
プログラムに影響を与えるリフレツシユが常に同
一タイミングにて行われ、特に人為的に１ステツ
プ送りで動作する際も、同一タイミングにてリフ
レツシユが行われる様にみえるリフレツシユ同期
方式を提供することを目的とするものである。
このことは本発明によれば、メモリのリフレツ
シユ単位が複数に分割され、所定サイクルの間に
所要回数のリフレツシユを実行するメモリのリフ
レツシユ同期方式において、第１のクロツクにて
該サイクルを計数する第１カウンタと該リフレツ
シユの回数を計数する第２のカウンタと該第１、
第２カウンタのそれぞれの計数値を第２のクロツ
クにてセツトする第１レジスタと第２レジスタと
を備え、該第２のクロツクが停止した状態では該
第１のカウンタが該第１レジスタ数値になるまで
の間に前記第２レジスタ数値迄前記リフレツシユ
を実行し、該第１カウンタが該第１レジスタ数値
と前記所定サイクルとの間にある場合に残りの前
記所要回数のリフレツシユを実行させるようにし
たことを特徴とするリフレツシユ同期方式により
達成される。
シユ単位が複数に分割され、所定サイクルの間に
所要回数のリフレツシユを実行するメモリのリフ
レツシユ同期方式において、第１のクロツクにて
該サイクルを計数する第１カウンタと該リフレツ
シユの回数を計数する第２のカウンタと該第１、
第２カウンタのそれぞれの計数値を第２のクロツ
クにてセツトする第１レジスタと第２レジスタと
を備え、該第２のクロツクが停止した状態では該
第１のカウンタが該第１レジスタ数値になるまで
の間に前記第２レジスタ数値迄前記リフレツシユ
を実行し、該第１カウンタが該第１レジスタ数値
と前記所定サイクルとの間にある場合に残りの前
記所要回数のリフレツシユを実行させるようにし
たことを特徴とするリフレツシユ同期方式により
達成される。
本発明を実施するのに好ましい具体的を図を用
いて詳細に説明する。第１図は本発明による一実
施例を示すブロツク図であり、１と２はそれぞれ
第１、第２カウンタ、３と４はそれぞれ第１、第
２レジスタ、５と６は比較回路、７と８はそれぞ
れ第１、第２クロツクである。図において第２カ
ウンタ２はリフレツシユの回数を表示するカウン
タであり、リフレツシユ実行信号が入力され、そ
の出力は二分岐され、一分岐は第２レジスタ４を
通り比較回路６の一方に入力され、他分岐は比較
回路６の他の一方方に直接入力される。一方第１
カウンタ１はサイクル数を表示するカウンタであ
り、サイクル信号が入力される。この第１カウン
タ１の出力も二分岐され、一分岐は第１レジスタ
３を通り比較回路５の一方に入力され、他分岐は
直接比較回路５に入力される。なお第１、第２カ
ウンタ１と２及び第１、第２レジスタ３と４は電
源の投入によつてリセツトされる。更に第１、第
２カウンタ１と２連続したクロツク列（以後フリ
ーラン・クロツクと称す）からなる第１クロツク
７にて作動し、第１、第２レジスタ３と４は所要
時に停止しうる第２クロツク（以後ゲーテツド・
クロツクと称す）８にて作動す。今例として所定
サイクル2048サイクルの間に所要回数64回のリフ
レツシユを実行するとして説明する。第１カウン
タ１と第２カウンタ２のそれぞれの最高カウント
数は2048と64であり、最高カウント後０に復帰す
る構造である。なの第１、第２レジスタ３と４は
ゲーテツド・クロツク８にて第１、第２カウンタ
１と２のカウント数をそれぞれ収納し、ゲーテツ
ド・クロツク８が停止している間その収納した計
数を保持する動作をする。比較回路５は第１カウ
ンタ１と第１レジスタ３の値を比較し一致してい
ると“０”の信号を出力し、それぞれの大小も信
号として出力する。比較回路６は第２カウンタ２
と第２レジスタ４との値を比較した一致とそれぞ
れの大小を信号として出力する。以上の構成で電
子計算機のプログラム実行する場合、最初制御卓
からスタートさせると、リセツト回路が動作し第
１、第２カウンタ１，２及び第１、第２レジスタ
３，４とも０となり、比較回路５と６は一致した
時に信号“０”を共に出力して電子計算機は命令
の実行を開始する。即ち電子計算は比較回路５と
６の出力が共に信号“０”を出した場合命令を実
行する状態になるのである。これにより最初にプ
ログラムを実行する場合はクロツク信号とリフレ
ツシユとの同期は確実になされることとなる。何
らかの理由でゲーテツド・クロツクを停止する
と、第１レジスタ３と第２レジスタ４はともにそ
の時点におけるサイクル数とリフレツシユ回数を
表示したまゝ停止する。ところがフリーラン・ク
ロツクにて作動するカウンタ１および２は停止せ
ず作動したままである。この状態では、プログラ
ムの実行は停止されているのでメモリのリフレツ
シユだけが必要な回数、即ち64回になるまで実行
される。
いて詳細に説明する。第１図は本発明による一実
施例を示すブロツク図であり、１と２はそれぞれ
第１、第２カウンタ、３と４はそれぞれ第１、第
２レジスタ、５と６は比較回路、７と８はそれぞ
れ第１、第２クロツクである。図において第２カ
ウンタ２はリフレツシユの回数を表示するカウン
タであり、リフレツシユ実行信号が入力され、そ
の出力は二分岐され、一分岐は第２レジスタ４を
通り比較回路６の一方に入力され、他分岐は比較
回路６の他の一方方に直接入力される。一方第１
カウンタ１はサイクル数を表示するカウンタであ
り、サイクル信号が入力される。この第１カウン
タ１の出力も二分岐され、一分岐は第１レジスタ
３を通り比較回路５の一方に入力され、他分岐は
直接比較回路５に入力される。なお第１、第２カ
ウンタ１と２及び第１、第２レジスタ３と４は電
源の投入によつてリセツトされる。更に第１、第
２カウンタ１と２連続したクロツク列（以後フリ
ーラン・クロツクと称す）からなる第１クロツク
７にて作動し、第１、第２レジスタ３と４は所要
時に停止しうる第２クロツク（以後ゲーテツド・
クロツクと称す）８にて作動す。今例として所定
サイクル2048サイクルの間に所要回数64回のリフ
レツシユを実行するとして説明する。第１カウン
タ１と第２カウンタ２のそれぞれの最高カウント
数は2048と64であり、最高カウント後０に復帰す
る構造である。なの第１、第２レジスタ３と４は
ゲーテツド・クロツク８にて第１、第２カウンタ
１と２のカウント数をそれぞれ収納し、ゲーテツ
ド・クロツク８が停止している間その収納した計
数を保持する動作をする。比較回路５は第１カウ
ンタ１と第１レジスタ３の値を比較し一致してい
ると“０”の信号を出力し、それぞれの大小も信
号として出力する。比較回路６は第２カウンタ２
と第２レジスタ４との値を比較した一致とそれぞ
れの大小を信号として出力する。以上の構成で電
子計算機のプログラム実行する場合、最初制御卓
からスタートさせると、リセツト回路が動作し第
１、第２カウンタ１，２及び第１、第２レジスタ
３，４とも０となり、比較回路５と６は一致した
時に信号“０”を共に出力して電子計算機は命令
の実行を開始する。即ち電子計算は比較回路５と
６の出力が共に信号“０”を出した場合命令を実
行する状態になるのである。これにより最初にプ
ログラムを実行する場合はクロツク信号とリフレ
ツシユとの同期は確実になされることとなる。何
らかの理由でゲーテツド・クロツクを停止する
と、第１レジスタ３と第２レジスタ４はともにそ
の時点におけるサイクル数とリフレツシユ回数を
表示したまゝ停止する。ところがフリーラン・ク
ロツクにて作動するカウンタ１および２は停止せ
ず作動したままである。この状態では、プログラ
ムの実行は停止されているのでメモリのリフレツ
シユだけが必要な回数、即ち64回になるまで実行
される。
一方、サイクル信号によつて第１のカウンタ１
はその間カウントアツプされフルカウントになつ
た時、後述するように第１及び第２のカウンタ
１、２は同時に０にリセツトされ、再びサイクル
とリフレツシユが同時にスタートして同期され
る。現時点における第１カウンタ１と第１レジス
タ３の表示値を比較回路５にて比較するとともに
第２カウント２と第２レジスタ４の表示値を比較
回路６にて比較し、カウンタ値が共にレジスタ値
より小なる時にリフレツシユ動作を行なう。つま
り、両比較回路５，６の出力が０になるまでリフ
レツシユが実行される。
はその間カウントアツプされフルカウントになつ
た時、後述するように第１及び第２のカウンタ
１、２は同時に０にリセツトされ、再びサイクル
とリフレツシユが同時にスタートして同期され
る。現時点における第１カウンタ１と第１レジス
タ３の表示値を比較回路５にて比較するとともに
第２カウント２と第２レジスタ４の表示値を比較
回路６にて比較し、カウンタ値が共にレジスタ値
より小なる時にリフレツシユ動作を行なう。つま
り、両比較回路５，６の出力が０になるまでリフ
レツシユが実行される。
この時点で、ゲーテツド・クロツクを歩進する
信号が出されていれば両比較回路５，６の出力０
をトリガーとしてプログラムの実行が再開され、
サイクル、リフレツシユ共にゲーデツド・クロツ
クの停止時と同じ条件の時点からプログラムが再
スタートできる。
信号が出されていれば両比較回路５，６の出力０
をトリガーとしてプログラムの実行が再開され、
サイクル、リフレツシユ共にゲーデツド・クロツ
クの停止時と同じ条件の時点からプログラムが再
スタートできる。
本発明による実施例の回路図を第２図に示す。
第１図と同一箇所は同符号を用いる。９ないし１
６はアンド回路、１７ないし２１はゲート回路、
２２はフリツプフロツプ回路である。第１カウン
タ１は最高値2047をもち、最高値になるとゼロに
復帰し、なおこの最高値になりたる時第２カウン
タ２をゼロに復帰せしめる機能をもつている。第
２カウンタ２は最高値63であり、第１カウンタ１
が2047になる迄にリフレツシユせねばならない所
要回数を計数する。第１、第２レジスタ３と４は
従つてそれぞれ2047、68を格納し得るレジスタで
ある。第１、第２レジスタ３と４及び比較回路５
と６の動作は前記したので省略する。第２カウン
タ２は０ないし６ビツト目からなる７ビツト構成
であり、そね最高ビツトの検出信号と第２カウン
タ２のリフレツシユ回数入力とがアンド回路９に
入力され、その出力はゲート回路１７を通りアン
ド回路１４に入力される。このアンド回路１４に
は更にゲート回路１１とゲート回路２１の出力が
入力される。このアンド回路１１の入力には比較
回路５と６のそれぞれの差が小さい即ちカウンタ
がレジスタより小さい場合の信号が入力されてい
る。一方のゲート回路２１はゲーテツド・クロツ
クを停止させる信号が入力されている。以上のア
ンド回路９と１１と１４及びゲート回路２１の動
作はリフレツシユ回数入力が第１カウンタ２の最
高値に達する迄と、比較回路５と６の差値が小な
る場合で、更にゲーテツド・クロツクを停止した
三条件を満足したる時アンド回路１４は出力し、
ゲート回路１９を通りメモリのリフレツシユを続
行するとともにゲート回路１８を介しリフレツシ
ユ回数を第２カウンタ２に戻しカウンタを桁上げ
するのである。第１、第２カウンタの桁上げによ
り、それぞれのカウンタが対応するレジスタ値に
なると比較回路５と６はそれぞれ等しいことを検
出し、前記したように図示しないプログラム・ラ
ンを実行する。従つて第１、第２レジスタ表示値
にて同期することとなる。ゲーテツド・クロツク
信号を停止した場合は他の競合するアクセスは動
作させない。通常状態における動作としては第２
レジスタ４が最高値になる迄アンド回路１０を通
り更にゲート回路２０を通つたリフレツシユ回数
信号は他のアクセス信号無とゲート回路２１のゲ
イテツド・クロツク停止信号無しの信号の状態の
ときにアンド回路１５を通りゲート回路１９と１
８に入力されるのは前記と同様であり、この際の
アンド回路１４の出力はゲーテツド・クロツク停
止信号無しで禁止されている。従つてゲーテツ
ド・クロツクの停止信号を出する第１のレジス
タ、第２のレジスタ３，４は計数を停止し、フリ
ーラン・クロツクにて作動するカウンタ１と２が
各所定サイクルの間の所要回数のリフレツシユを
実行し、比較回路５と６が前記条件即ち差値が小
になつた時作動し、レジスタ３と４の値になつた
時同期することとなる。次に入為的な１ステツプ
送りの場合について述べる。比較回路５のカウン
タとレジスタの値の等しいという状態と電子計算
機をスタートさせるスタートパルス信号がフリツ
プフロツプ回路２２のＳ側に入され、１ステツプ
送り信号がアンド回路１３に入力されると、フリ
ツプフロツプ回路２２は“−１”を出力し、クロ
ツクパルス７とともにアンド回路１６に入力さ
れ、アンド回路１６は１パルスのゲーテツド・ク
ロツクを出力する。従つて第１、第２レジスタ
は、それぞれ１パルスに対応する歩進をなす。即
ち比較回路５のゼロの時点より１パルス分歩進し
た位置に第２のレジスタ３は位置し、１ステツプ
歩進した時点よりプログラムが実行されることと
なる。勿論、以上の説明は１パルスとしてなした
がパルス数が多くても同一動作をする。結果とし
てこの同期方式は、ゲーテツド・クロツクを停止
させると第１と第２のレジスタ表示値で同期がと
られることとなる。
第１図と同一箇所は同符号を用いる。９ないし１
６はアンド回路、１７ないし２１はゲート回路、
２２はフリツプフロツプ回路である。第１カウン
タ１は最高値2047をもち、最高値になるとゼロに
復帰し、なおこの最高値になりたる時第２カウン
タ２をゼロに復帰せしめる機能をもつている。第
２カウンタ２は最高値63であり、第１カウンタ１
が2047になる迄にリフレツシユせねばならない所
要回数を計数する。第１、第２レジスタ３と４は
従つてそれぞれ2047、68を格納し得るレジスタで
ある。第１、第２レジスタ３と４及び比較回路５
と６の動作は前記したので省略する。第２カウン
タ２は０ないし６ビツト目からなる７ビツト構成
であり、そね最高ビツトの検出信号と第２カウン
タ２のリフレツシユ回数入力とがアンド回路９に
入力され、その出力はゲート回路１７を通りアン
ド回路１４に入力される。このアンド回路１４に
は更にゲート回路１１とゲート回路２１の出力が
入力される。このアンド回路１１の入力には比較
回路５と６のそれぞれの差が小さい即ちカウンタ
がレジスタより小さい場合の信号が入力されてい
る。一方のゲート回路２１はゲーテツド・クロツ
クを停止させる信号が入力されている。以上のア
ンド回路９と１１と１４及びゲート回路２１の動
作はリフレツシユ回数入力が第１カウンタ２の最
高値に達する迄と、比較回路５と６の差値が小な
る場合で、更にゲーテツド・クロツクを停止した
三条件を満足したる時アンド回路１４は出力し、
ゲート回路１９を通りメモリのリフレツシユを続
行するとともにゲート回路１８を介しリフレツシ
ユ回数を第２カウンタ２に戻しカウンタを桁上げ
するのである。第１、第２カウンタの桁上げによ
り、それぞれのカウンタが対応するレジスタ値に
なると比較回路５と６はそれぞれ等しいことを検
出し、前記したように図示しないプログラム・ラ
ンを実行する。従つて第１、第２レジスタ表示値
にて同期することとなる。ゲーテツド・クロツク
信号を停止した場合は他の競合するアクセスは動
作させない。通常状態における動作としては第２
レジスタ４が最高値になる迄アンド回路１０を通
り更にゲート回路２０を通つたリフレツシユ回数
信号は他のアクセス信号無とゲート回路２１のゲ
イテツド・クロツク停止信号無しの信号の状態の
ときにアンド回路１５を通りゲート回路１９と１
８に入力されるのは前記と同様であり、この際の
アンド回路１４の出力はゲーテツド・クロツク停
止信号無しで禁止されている。従つてゲーテツ
ド・クロツクの停止信号を出する第１のレジス
タ、第２のレジスタ３，４は計数を停止し、フリ
ーラン・クロツクにて作動するカウンタ１と２が
各所定サイクルの間の所要回数のリフレツシユを
実行し、比較回路５と６が前記条件即ち差値が小
になつた時作動し、レジスタ３と４の値になつた
時同期することとなる。次に入為的な１ステツプ
送りの場合について述べる。比較回路５のカウン
タとレジスタの値の等しいという状態と電子計算
機をスタートさせるスタートパルス信号がフリツ
プフロツプ回路２２のＳ側に入され、１ステツプ
送り信号がアンド回路１３に入力されると、フリ
ツプフロツプ回路２２は“−１”を出力し、クロ
ツクパルス７とともにアンド回路１６に入力さ
れ、アンド回路１６は１パルスのゲーテツド・ク
ロツクを出力する。従つて第１、第２レジスタ
は、それぞれ１パルスに対応する歩進をなす。即
ち比較回路５のゼロの時点より１パルス分歩進し
た位置に第２のレジスタ３は位置し、１ステツプ
歩進した時点よりプログラムが実行されることと
なる。勿論、以上の説明は１パルスとしてなした
がパルス数が多くても同一動作をする。結果とし
てこの同期方式は、ゲーテツド・クロツクを停止
させると第１と第２のレジスタ表示値で同期がと
られることとなる。
以上の説明より明らかなように本発明によるリ
フレツシユ同期方式によればプログラムに影響を
及ぼすリフレツシユが同一タイミングに常に実行
されるリフレツシユ同期方式となり、本方式を電
子計算機システムに適用すれば保守および障害探
索上きわめて利点の多いものとなる。
フレツシユ同期方式によればプログラムに影響を
及ぼすリフレツシユが同一タイミングに常に実行
されるリフレツシユ同期方式となり、本方式を電
子計算機システムに適用すれば保守および障害探
索上きわめて利点の多いものとなる。
第１図は本発明によるリフレツシユ同期方式の
一実施例のブロツク図を、第２図は本発明の一実
施例の回路図を示す。 図において、１は第１カウンタ、２は第２カウ
ンタ、３は第１レジスタ、４は第２レジスタ、７
はフリーラン・クロツク、８はゲーテツド・クロ
ツクである。
一実施例のブロツク図を、第２図は本発明の一実
施例の回路図を示す。 図において、１は第１カウンタ、２は第２カウ
ンタ、３は第１レジスタ、４は第２レジスタ、７
はフリーラン・クロツク、８はゲーテツド・クロ
ツクである。
Claims (1)
- １ メモリのリフレツシユ単位が複数に分割さ
れ、所定サイクルの間に所要回数のリフレツシユ
を実行するメモリのリフレツシユ同期方式におい
て、第１のクロツクにて該サイクルを計数する第
１のカウンタと該リフレツシユの回数を計数する
第２のカウンタと該第１、第２カウンタのそれぞ
れの計数値を第２のクロツクにてセツトする第１
レジスタと第２レジスタとを備え、該第２のクロ
ツクが停止した状態では該第１のカウンタが該第
１レジスタ数値になるまでの間に前記第２レジス
タ数値迄前記リフレツシユを実行し、該第１カウ
ンタが該第１レジスタ数値と前記所定サイクルと
の間にある場合に残りの前記所要回数のリフレツ
シユを実行させるようにしたことを特徴とするリ
フレツシユ同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184705A JPS57109186A (en) | 1980-12-25 | 1980-12-25 | Refresh synchronism system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184705A JPS57109186A (en) | 1980-12-25 | 1980-12-25 | Refresh synchronism system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109186A JPS57109186A (en) | 1982-07-07 |
| JPH038036B2 true JPH038036B2 (ja) | 1991-02-05 |
Family
ID=16157923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55184705A Granted JPS57109186A (en) | 1980-12-25 | 1980-12-25 | Refresh synchronism system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57109186A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62125595A (ja) * | 1985-11-26 | 1987-06-06 | Hitachi Electronics Eng Co Ltd | リフレツシユ制御方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558630A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Clock control system |
-
1980
- 1980-12-25 JP JP55184705A patent/JPS57109186A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109186A (en) | 1982-07-07 |
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