JPH0381179B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ・バツフア及びオペレーテイン
グ・メモリとして使用されるデータ・メモリ・ユ
ニツトの動作制御に関する。

データ処理分野においては、最初のデータ処理
装置が構成されて以来、データをバツフアする事
が広く使用されている。例えば、Proceedings
of the IRE、1948年12月刊の第1452−３頁の
West等著“Ａ Digital Computer For Ａ
Scientific Application”の論文は、交互バツフ
ア型のバツフア・システムを示している。即ち、
１対のバツフア・ユニツトが設けられ、データが
第１のバツフア・ユニツトに送り込まれる間、第
２のバツフア・ユニツト中のデータが読出されて
いる。この様な機能は２つのバツフア・ユニツト
間で交代せられ、バツフアを介して見かけ上幅広
い（スループツトの高い）データが流れ他方バツ
フア・ユニツトが交代しない場合に必要とされる
速度よりも遅い速度で動作する電子回路が使用さ
れている。

より普通の型のデータ・バツフアリングは読込
みカウンタ及び読出しカウンタによつて特徴付け
られる所謂先入先出（FIFO）バツフアである。
ここで読込みカウンタはデータを受取るべきデー
タのメモリ・アドレスを示し、他方読出しカウン
タは次に読出さるべきデータを含むバツフア中の
レジスタのアドレスを同定している。この様なバ
ツフアの例はIBM Technical Disclosure
Bulletin、Vol.15、No.８、第2495−６頁の（1973
年１月刊）中の“Read−Only Memory
Controlled Buffering”と題するL.B.Baumerの
論文中に示されている。これ等の型のバツフアリ
ングですら、データを受取るユニツトは累積され
たデータが処理され得る前にバツフア動作を与え
る必要がある。そうでないと、データはバツフア
から読出される速度で受取りユニツトで処理され
る事になる。

FIFOバツフア中の問題の１つは米国特許第
4040027号に述べられているオーバーラン及びア
ンダーランである。この特許はバツフア・メモリ
が充満もしくは空にされた程度を示す測定装置を
有するFIFOバツフアを示している。従つて測定
装置はバツフアを予定の充満量に保持する様に読
込まれ、読出されるデータを制御する。他方米国
特許第4145739号の第16欄、第１７図乃至第１９
図は11個のビツトがバツフアに入力される迄デー
タを出力させないバツフア制御を示している。換
言すれば、バツフアはデータ・アキユムレータと
して使用されている。米国特許第4298954号の装
置はFIFOモードで動作するがバツフア間の交代
が上記初期の交代バツフアによつて与えられるも
のよりもスピード・アツプされた、即ち１つのバ
ツフアが空である時、他のバツフアが完全に充満
されていない時でも交代が生じる様にされた点で
より広い帯域幅（高いスループツト）を与えてい
る。この様にして、交代する速度は最も遅いデー
タ速度でなくバツフアの内容によつて決定され、
データ帯域幅が増大されている。

データ・バツフア動作を制御する際には電子回
路が使用されるばかりでなく、プロセツサの主メ
モリ内にある如き計算機プログラムが使用され
る。この様なバツフア動作においては、プロセツ
サに取付けられた周辺装置に対してデータを入力
及び出力させるのに交代バツフアリング技法が使
用されている。この様な状態においては、主メモ
リの１部がバツフア機能のために割当てられ、プ
ログラムがバツフア動作を制御している。より新
しい計算機においては、プログラムされたチヤン
ネル・プロセツサがバツフアリング制御を与えて
いる。プログラム制御されるバツフアリングを制
御する際に使用される技法及び論理は本明細書で
説明されているハードウエアもしくは電子回路を
制御するバツフアの技法及び論理に従う。この制
御論理がプログラムされたプロセツサ中に使用さ
れる時には、バツフア及び処理のためのプログラ
ム制御は論理的に独立し、即ちバツフア・プログ
ラム制御は単に電子回路制御に置換するだけであ
る。この様な制御の１例はIBM Technical
Disclosure Bulletin、（1971年10月刊）Vol.14、
No.５、第1404−1407頁にされた“Buffer
Management in ａ Multitasking
Environment”と題するJ.L.Wescott著の論文中
に示されている。その第1406頁には、プロセツ
サ・タスクは完全に入力バツフアの仕事を引受
け、即ち主メモリ内のバツフア動作はあたかも主
メモリのバツフア動作部分が電子回路制御された
バツフアのために説明された如く制御される事が
示されている類似の事柄はIBM Technical
Disclosure Bulletin、1973年６月刊Vol.16、No.
２、第658−661頁に開示されているM.E.Stump
著の“First In−First Out Space
Management”と題する論文中に開されている。
再び制御論理はデータ処理機能からバツフア制御
機能を分離している。データ速度が増大する時、
この様な分離はプログラムされた環境内で全デー
タ処理機能を低下させる。従つて、データの処理
を低下させないバツフア制御を与え、処理及びバ
ツフアリング機能の最大の重畳を可能にし、相対
的に簡単に達成され得るバツフア制御を与える事
が望まれる。

〔本発明の概要〕

本発明に従つて、作業データ・メモリ装置はデ
ータをバツフアするために割当てられた部分を有
する。バツフア領域へのデータの転送は、自動デ
ータ転送システム（電子回路）もしくは入力プロ
グラムされたプロセツサのいずれかによつて第１
の速度で行われる。入力データは順次のメモリ・
アドレスを有する位置において割当てられたバツ
フア領域に記憶される。作業データ・メモリと作
動的に接続され、バツフアされたデータの使用を
必要とする処理タスクを有するプログラムされた
プロセツサが入力アドレスを調べ、どの程度入力
データがバツフア領域に記憶されているかを決定
する。使用中のプログラムされたプロセツサは入
力データを受取つた最後のメモリ・アドレス位置
を記憶し、次に第２の速度でこの様な記憶された
入力データを使用してその処理タスクを実行する
様に進行する。第１の速度は第２の速度よりも速
いか等しいか、遅い。実行と同時に、入力データ
はバツフア領域に流れ続け、他の記憶されたデー
タが処理されつつある間にデータがバツフアさ
れ、より広い幅の入力データ９バツフアリングが
与えられる。この様な動作の同時性は使用中のプ
ログラムされたプロセツサが処理タスクに専用さ
れ、入力バツフアされたデータを処理する事が出
来ない場合はアイドル状態に保持される点で利点
がある。最初に調べられたメモリ・アドレス迄記
憶された入力データの処理が完了すると、再び使
用中のプログラムされたプロセツサはその後のバ
ツフア動作によつて最後に入力されたデータの位
置のアドレスを調べる。プロセツサはこの位置の
アドレスを記憶し次にこの後に入力されたデータ
を処理するための処理タスクで進行する。これ等
のサイクルはすべての入力データが処理される迄
繰返される。

本発明の特定の態様では、入力データ・バツフ
アリングは使用中のプログラムされたプロセツサ
が印字動作による文書提示の準備としての或るテ
キスト処理タスクを遂行する如き、高速印字機で
使用するためのデータを示すテキストをバツフア
するのに使用される。

〔詳細な説明〕

第１図において、ホスト１０は入力／出力接続
部１４を介して全点アドレス可能印字機に作動的
に結合されている。この点に関しては米国特許第
4031519号を参照されたい。入力／出力接続部１
４を介する印字器１１に関するホスト１０の動作
は周知の入力／出力接続方法に従うものである。
一般に、双頭の矢印１５によつて示された如く、
タグ即ち制御信号はデータと共にホスト１０と印
字機１１との間に延びているデータ・バスを介し
て双方向に転送される。本発明にとつて特に重要
な事はCOMMAND OUT（CMDO）と呼ばれる
別のタグ信号（矢印１６）が用いられることであ
る。このタグ即ち制御信号は印字機１１に対して
動作が開始されるべき事、即ち続く動作のための
一連の周辺指令即ち入力／出力指令を示す。この
様な指令の実行中にCMDOはデータ転送動作の
終了を示す。この後者の機能はバツフア制御に関
連して使用される。

印字機１１は上述の米国特許第4031519号の第
２図のチヤネル・アタツチメント回路２１に対応
するチヤネル・アダプタ２１を含む。半導体型の
ランダム・アクセス・データ・メモリである作業
制御メモリ２２は上述の特許の第３図の書込み可
能制御メモリ４０である。デイジタル・プロセツ
サ２４は上述の特許の第２図の命令実行ユニツト
に対応する。本発明においては、作業制御メモリ
２２は後で説明される処理タスクに関連してバツ
フアの動作をより明瞭に説明するためにデイジタ
ル・プロセツサから分離している。本明細書のグ
ラフイツクス・プロセツサ２６は上述の米国特許
第4031519号の第２図の素子２６−２９に対応す
る。グラフイツクス・プロセツサ２６は受取られ
たテキスト信号によつて表わされる文書を提示す
るための印字素子動作させるためのテキスト指示
兼制御信号を受取る。この様なグラフイツクス・
プロセツサは上記米国特許第4031519号の第６図
に詳細に示されている。

デイジタル・プロセツサ２４は割込みレベルで
動作する。これはその現在の割込みレベルの表示
をレジスタ３０中に保持する。図示された如くレ
ベル０乃至７が使用される。レベル０は最高の優
先順位である。本発明を説明するためには、レベ
ル１及び７だけが論議される。レベル１はチヤネ
ル・アダプタ２１及びホスト１０に直接関係する
他の動作に関連してデイジタル・プロセツサ２４
によつて実行されるプログラムに関する。レベル
７はより高い優先順位を有さないすべての機能に
関する。デイジタル・プロセツサ２４は上記米国
特許の第３図に示されたALU３２及び４４に対
応する演算論理ユニツト（ALU）３１を含む。
ALU３１は同様に上記特許の第３図に示された
主データ・レジスタ５０及び５２にうまく対応す
る主データ・レジスタMDR３２と呼ばれるアキ
ユムレータ・レジスタを有する。デイジタル・プ
ロセツサ２４内のすべてのプログラム実行は後で
述べる第３図及び第４図に示された機械動作を行
うための演算及び論理動作の両方にALU３１及
びMDR３２を使用する。

デイジタル・プロセツサ２４は上記米国特許の
レジスタ２４に対応する論理メモリ・レジスタ
LSR３５と呼ばれるそれ自身の内部メモリ・レ
ジスタを含む。LSR３５は８個のレジスタ群に
分割されている。各群のレジスタは割込みレジス
タに対応する。その配列は夫々の割込みレベルに
おいて実行されている現在のプログラムに対応す
るデータ記憶する様になつている。従つて、シス
テムの保全性を維持するために、デイジタル・プ
ロセツサ２４は所与の割込みレベル内で現在動作
中のレジスタの１群をアクセスし得るだけであ
る。例えば、割込みレベル１はその割込みレベル
に対応する第１図のLSR３５中の番号１によつ
て示された対応するレジスタをアクセスし得る。
現在の説明にとつて関連あるものはLSR割込み
レベル１レジスタ１Ｒ６である。割込みレベル７
に対応するレジスタのLSR群においてはレジス
タ７Ｒ２だけが関連あるものである。

作業制御メモリ２２は通常のサイクル・スチー
ル制御部４０を介してチヤネル・アダプタ２１、
デイジタル・プロセツサ２４、もしくはグラフイ
ツクス・プロセツサ２６のいずれかによつてアク
セスされ得る。作業制御メモリ２２は任意のラン
ダム・アクセス・メモリにおけるが如く多数のア
ドレス可能なレジスタ４１を含む。アドレス可能
レジスタ４１内にはデイジタル・プロセツサ２４
の処理速度の増大のために使用される高速部４２
によつて示された複数個の高速レジスタが存在す
る。データ・バツフア４３はチヤネル・アダプタ
２１、プロセツサ２４間のデータをバツフアする
かもしくはグラフイツクス・プロセツサ２６によ
つて使用される。本発明が有利に使用されるのは
データ・バツフア４３である。作業制御メモリ２
２は印字機１１を支配し且つ動作させるためにデ
イジタル・プロセツサ２４によつて使用される
（RDMもしくはRAMに記憶される電気信号の如
き）計算機プログラム標識のメモリを含む。この
プログラム標識は本発明に従つてデータ・バツフ
ア４３を制御するための機械動作を制御するテキ
スト・バツフア処理４５の如き処理タスクを表わ
す。同様に、グラフイツクス処理４６はデイジタ
ル・プロセツサ２４を付勢してグラフイツクス・
プロセツサ２６を動作せしめるプログラム標識を
含み、データ・バツフア４３内に記憶される入力
データを使用するデイジタル・プロセツサ２４の
処理タスクを構成する。即ちデイジタル・プロセ
ツサ２４は作業メモリとして入力データを記憶す
るデータ・バツフア４３の１部を使用して、デー
タ・バツフア４３の残りはこの間にチヤネル・ア
ダプタ２１を介してデータを受取りつつあり、
FIFOデータ・バツフアとしての働きをしている。

作業制御メモリ２２は印字機１１中のデイジタ
ル・プロセツサ２４によつて使用されるデイジタ
ル構造を記憶している。勿論、これ等のデータ構
造の或るものは、デイジタル・プロセツサ２４の
内部動作のために必要とされるデータ構造を含ん
でいるLSR３５中に複製され得る。メモリ２２
中において、IBK５０はバツフア動作の所与のサ
イクルにおいてデータ・バツフア４３中にロード
されるべきテキスト・データのための初期バイト
計数を記憶している。ENDADDR５１はデイジ
タル・プロセツサ２４がグラフイツクス処理４６
の処理タスクを実行し得る様にデータ・バツフア
４３内のアドレスを記憶する。TRUEOD５２は
テキスト・データの最後のバイトがチヤネル・ア
ダプタ２１によつてデータ・バツフア４３へロー
ドされた事を示す単一のフラグ・ビツトである。
換言すれば、IBK５０中に記憶された初期バイト
計数にはデータ転送によつて到達するか、ホスト
１０がCMDO信号をチヤネル・アダプタ２１に
供給する事によつて到達する。DATADDR５３
はチヤネル・アダプタ２１によつて転送される次
のデータ・バイトを受取る事になつているデー
タ・バツフア４３内のアドレスである。
CYCUPD５４はデイジタル・プロセツサ２４に
対して、現在レベル１の割込み動作にある理由が
LSR３５の１Ｒ６の内容に基づいてENDADDR
５１を更新するためである事を示す単一フラグ・
ビツトである。この構成により、データ・バツフ
ア４３の他の全てのアドレスは開始アドレス
STADDR５３からのオフセツト・アドレスとし
て指定され、これによつて周知の如くデータ・バ
ツフア４３の動作が簡単にされている。

チヤネル・アダプタ２１はホスト１０と印字機
１１との間のデータ転送及び制御を処理するため
の周知の電子回路を含んでいる。本発明にとつて
興味あるのは作業制御メモリ２２とチヤネル・ア
ダプタ２１との間で自動的なデータを転送するた
めの周知の技法を使用して構成された自動的デー
タ転送制御装置ADX６０である。１つのデー
タ・バイトがチヤネル・アダプタ２１から転送さ
れる度に、ADX６０はバイト計数器BK６１をデ
クレメントする。BK６１が０である時に、デー
タ転送が完了する。周辺即ち入力／出力指令によ
つて、テキスト・データが印字機１１にロードさ
れるべき事を指示する時、デイジタル・プロセツ
サ２４は線６２上に供給される信号によつて付勢
され、作業制御メモリ２２内のIBK５０の内容が
BK６１へ転送される。これは通常の様にBK６
１中に記憶する様にバス６４を介してIBK５０の
内容をチヤネル・アダプタ２１に転送するために
サイクルスチール制御部４０をしてIBK５０をア
クセスせしめる適切な指令をバス６３を介して供
給するデイジタル・プロセツサ２４によつて達成
される。チヤネル・アダプタ２１はADX６０を
付勢してデータを転送し、線１６を介して
CMDOを受取る時、ビツト・レジスタ６６に該
データを記憶する。ビツト・レジスタ６６が
CMDO信号を記憶する時、もしくはBK６１が０
の計数になる時、転送の終りを示す信号が夫々線
６７もしくは６８を介してOR回路６９に送られ
る。OR回路６９は線７０を介して組合せ信号を
供給し、デイジタル・プロセツサ２４によつて感
知される。第４図に示された如く、プロセツサ２
４は線７０を感知し、転送の終りを決定する。プ
ロセツサ２４は周知の如く、外部のレジスタのビ
ツト部分として線７０をアドレスする。

チヤネル・アダプタ２１はIBM３７０のホス
ト・プロセツサに周辺装置を接続するのに使用さ
れているチヤネル・アダプタ機能をスーパーバイ
ズ及びシーケンスする通常の設計のプログラム制
御装置（図示される）を有する。この制御装置は
矢印７１によつて示された如くアドレシング能力
を有し、LSR３５の割込みレベル１に関するレ
ジスタをアクセスする。プロセツサ２４の回路も
これ等のレジスタ（１Ｒ０−１Ｒ７）をアクセス
するので、これ等の回路は周知のアクセス試行−
タイブレーク回路を有する。データ転送中にチヤ
ネル・アダプタ２１はレジスタ１Ｒ６中に最後に
受取つたデータ・バイト（現在のデータ・アドレ
ス）であるバイト領域４３のアドレスを保持す
る。

本発明の理解に関連する印字機１１の部分が説
明されたので、上述のシステムによつて制御さ
れ、後述のマシンの動作によつて具体化される如
くデータ・バツフア４３のアクセス空間の概略的
表示である第２図に示されたデータ・バツフア４
３の論理動作が説明される。レジスタ５５に記憶
されている開始アドレスSTADDRは垂直な線７
５によつて表わされている。長方形の箱７７はデ
ータ・バツフア４３内のアドレス可能なデータ・
メモリ・レジスタのすべてを表わしている。ホス
ト１０がテキスト・データをチヤネル・アダプタ
２１に送る事を開始しているものと仮定する。チ
ヤネル・アダプタ２１は受取つた各データ・バイ
トに応答し各データ・バイトをSTADDRから開
始するデータ・バツフア４３に記憶する。相次い
で受取られるバイトは夫々の相次いでアドレスさ
れるデータ・メモリ位置に記憶される。デイジタ
ル・プロセツサ２４は、BK６１をロードする事
によつてデータ転送動作を開始した後、処理タス
ク４６を設定する準備のために、本発明とは関連
のないある予備的動作を遂行する。この予備段階
の仕事が完了した時、デイジタル・プロセツサ２
４はチヤネル・アダプタ２１によつてLSR３５
レジスタ１Ｒ６に記憶された現在のアドレスを取
り出す。デイジタル・プロセツサ２４は１Ｒ６の
内容を第２図のENDADDR−１によつて示され
たENDADDR５１へ記憶する。次にデイジタ
ル・プロセツサ２４はSTADDR７５に始まつて
ENDADDR−１に終る様に記憶された入力デー
タのすべてに対してグラフイツクス処理タスク４
６を実行する。データ・バツフア４３は依然
ENDADDR−１で開始するFIFOデータ・バツフ
アとして動作している。この間デイジタル・プロ
セツサ２４はランダム・アクセス・メモリとして
取扱われデータ・バツフアとして取扱われないデ
ータ・バツフア４３の部分８０をアクセスする。
デイジタル・プロセツサ２４が部分８０のデータ
を処理する間に、チヤネル・アダプタ２１はデー
タ・バツフア４３の部分８１中にデータを記憶し
続ける。タスク４６の処理には時間がかかるの
で、デイジタル・プロセツサ２４はホスト１０が
チヤネル・アダプタ２１を介してデータを供給す
るよりもはるかに遅く記憶データを処理する。従
つて、デイジタル・プロセツサ２４が部分８０に
記憶されたデータの処理を完了しているとチヤネ
ル・アダプタ２１は既にENDADDR−２迄デー
タを記憶し終つている。次に、デイジタル・プロ
セツサ２４は再び１Ｒ６を読取り、ENDADDR
５１中に記憶する。デイジタル・プロセツサ２４
は領域８１中のデータの処理に進む。チヤネル・
アダプタ２１はデータ・バツフア４３間の部分８
２に記憶し続ける。このサイクルは上述の如く
ENDADDR−３、及び最後に線７８で示された
データ・バツフア４３の終りに対応する
ENDADDR−４の発生迄繰返される。データ転
送の終り及びTRUEOD５２を１にセツトするデ
イジタル・プロセツサ２４は線６８及びOR回路
６９を介してデイジタル・プロセツサ２４に割込
むための付勢信号を供給するチヤネル・アダプタ
２１のBK６１によつて付勢される。ホスト１０
にとつてはテキストが印字機１１に送られる度に
データ・バツフア４３を完全に充満する必要はな
い。従つて線１６上のCMDO信号がENDADDR
−４Ａによつて示された如く受取られ得る。従つ
てENDADDR−３迄のデータ・バツフア４３内
の入力データのすべてをデイジタル・プロセツサ
２４が処理した時には、処理タスクを完了するた
めに領域８３中に記憶されたデータがアクセスさ
れる。

上述のすべての事から、データ・バツフア４３
が２つの目的のために使用される事が明らかであ
ろう。第１の用途はグラフイツクス処理４６を介
して修正されて、ホスト１０からグラフイツク
ス・プロセツサ２６へ転送されるテキスト・デー
タのためのFIFOバツフアである。第２の同時的
即ち並列的用途として、データ・バツフア４３が
ホスト１０からテキスト・データを受取りつつあ
るのと同時に、デイジタル・プロセツサ２４は既
に記憶されているデータに対してテキスト処理タ
スクを遂行する。これによつて印字機１１のスル
ープツト（処理能力）が最大化され、別個に制御
されるデータ・バツフア４３を与える事によつて
得られるよりも文書出力速度をかなり高める事が
できる。

第３図は第１図に示されたシステム中において
本発明を具体化するためにデイジタル・プロセツ
サ２４を介して行われる機械動作を示している。
ホスト１０からデータ・バツフア４３へのデータ
転送の開始の完了に基づいて、デイジタル・プロ
セツサ２４はその割込みレベルＩのすべてを調べ
る。未処理のタスクにも依存するが、プロセツサ
２４は割込みレベル７にかなり早く到達する。ス
テツプ90で示された如く、割込みレベル７に到達
する事によつて次のステツプ９１で示された如く
デイジタル・プロセツサ２４は第４図のテキス
ト・バツフア・プロセツサを呼出し、タスク処理
のために任意のバツフア・テキストが利用可能で
あるかどうかを調べる。呼び出されたテキスト・
バツフア・プログラムが処理さるべき入力テキス
ト・データを発見すると仮定すると、ステツプ９
２でデイジタル・プロセツサ２４はグラフイツク
ス・プロセス４６を呼出し、第２図の領域８０中
に記憶されたテキスト・データを処理する。この
プロセスはテキスト・データを１時に１バイトず
つ調べる様に行われる。テキスト・データの群は
一時に処理する事も出来る。各テキスト・バイト
のためのこのテキスト処理はこの分野で周知であ
り、本発明の理解には関連しない種々の型のプロ
グラム及び機械動作を含み得る。各完全な段階も
しくは部分的段階の完了に基づいて、デイジタ
ル・プロセツサ２４はLSR３５のレジスタ７Ｒ
２中のアドレスによつて示された如く、丁度処理
されたバイトがENDADDR５１に記憶されたア
ドレスに対応するデータ・バツフア４３のアドレ
スから受取られたものであるかどうかを決定する
（ステツプ93）。ENDADDR５１は第４図に関し
て後述される如くテキスト・バツフア・プログラ
ムによつて予めロードされている。もしデータ・
バツフア４３の現在のアドレスがENDADDR５
１以下ならば、テキスト・データの次のバイトが
ステツプ92で処理される。ステツプ93で７Ｒ２の
アドレスがENDADDR５１に等しい事が決定さ
れるやいなや、データ・バツフア４３内のデータ
を更にどの程度処理できるかを判定するためにテ
キスト処理が停止される。ステツプ94でデイジタ
ル・プロセツサ２４ははTRUEOD５２を調べ、
データのすべてがデータ・バツフア４３にロード
されたかどうかを判定する。もしロードされてい
なければ（TRUEOD＝０）、第４図に示された
テキスト・バツフア・プログラムがステツプ91に
示された如く呼び出され、プロセスが繰返され
る。TRUEOD＝１がステツプ94で見出される
と、テキスト処理のすべてが完了しており、デイ
ジタル・プロセツサ２４はステツプ95で示された
如くこのプログラムを離れ、本発明の理解には関
連しない他の印字機の機械動作を行う。

第４図は第７番の割込みレベルでデイジタル・
プロセツサ２４によつて実行されるテキスト・バ
ツフアの機械動作を示す。先ず本発明の理解にと
つて関連のない種々の雑機能がステツプ100で遂
行される。ステツプ101でデイジタル・プロセツ
サ２４はチヤネル・アダプタ２１をアクセスし、
BK６１及びCMDO６６を調べる。この動作は第
１図のOR回路６９の出力線７０によつて表わさ
れた動作に対応する。もしBK６１が０に等しく
なくもしくはCOMMAND OUTがセツトされて
いないと、ステツプ102でレベル１の割込みレベ
ル・プログラミングが付勢され、１Ｒ６の内容が
ENDADDR５１へ転送される。この動作は
CYCUPD５４を１にセツトする事によつて達成
され、レベル１の割込みプログラミングに対して
上述の如く機能が遂行されるべき事及びレベル１
の割込みがセツトされる事を知らせる。この動作
は第１図の線７０に対応する。

レベル１の割込みはステツプ103で導入され、
レベル１の割込み処理がステツプ104で生ずる。
例えば、レベル１の割込みプログラムはレベル１
の割込みCYCUPDを処理するよりも高い優先順
位を有する複数の理由の１つが発生された時に付
勢され得る。もしレベル１の割込みプログラムよ
りも高い優先順位のタスクが存在しなければ、ス
テツプ106でビツトCYCUPD５４が検査される。
もしこれが０ならば、デイジタル・プロセツサは
論理経路１０７に従い本発明とは関連のない他の
レベル１の割込みプログラム機能を遂行する。そ
うでない場合は、ステツプ108でデイジタル・プ
ロセツサ２４はCYCUPDを０にリセツトする。
この作用はレベル１の割込みのその後の付勢が更
新機能を遂行しない事を保証する。ステツプ110
において、デイジタル・プロセツサ２４はLSR
３５のレジスタ１Ｒ６をアクセスし、その内容を
MDR３２に転送する。この時点でMDR３２に
存在する１Ｒ６の内容はこれ等のバイト計数内容
をレベル７のプログラミングに利用可能にする。
ステツプ111において、デイジタル・プロセツサ
２４はステツプ112に示されているテキスト・バ
ツフア・プログラムに戻る。復帰はテキスト・バ
ツフア処理４５内のアドレスになされ、ステツプ
113はCMDO及びBKを再び調べる。チヤネル・
アダプタ２１の処理はデイジタル・プロセツサ２
４のプログラム実行と同期していない。これ等の
事象の１つはレベル１及びテキスト・バツフアリ
ング処理中に生じ得る。もし真のデータの終りに
到達していなければ、ステツプ114において、
MDR３２のバイト計数内容はENDADDR５１に
転送される。この時点において、デイジタル・プ
ロセツサ２４はそのグラフイツクス処理４６をデ
ータ・バツフア４３中のすべての記憶されたデー
タに対し、ENDADDR５１中の新しいアドレス
迄実行する。他方、データの真の終りに到達して
いると、デイジタル・プロセツサ２４はデータ・
バツフア４３に存在するデータの量を決定する。
これはステツプ116においてIBK50をアクセスし、
その内容をALU３１への入力としてプロセツサ
２４の内部レジスタ（図示されず）に転送する事
によつて達成される。BK６１の内容は同様に
ALU３１の入力レジスタに転送される。次にデ
イジタル・プロセツサ２４はALU３１を付勢し、
BK６１の内容がIBKの内容から減算され、DK
（差のデータ計数）を生じ、MDK３２中に記憶
される。DKは現在のバツフア・サイクル中に入
力データを受取り記憶したデータ・バツフア４３
中のアドレス可能なデータ・メモリ・レジスタの
数を表す。即ちDKはCMDOが取られた時に
STADDR７５及びENDADDR−４Ａ間に存在す
る、即ちBK６１中のバイト計数が０になつた時
に垂直線７５及び７８間に存在する第２図のデー
タ・メモリ・レジスタを示している。ステツプ
117において、デイジタル・プロセツサ２４は
DKをSTADDRに加える事によつて新しい
ENDADDRを計算する。もしデータ・バツフア
４３が垂直線７８迄完全に充満されていると、新
しい端アドレスはENDADDR−４（DK＝０）で
ある。もしCMDOが受取られていると、BKは非
０でなくてはならない。なんとなれば転送された
バイトの数はIBKから差引かれ、未充満のデー
タ・メモリ・レジスタに関する値をBK６１中に
生ずるからである。従つて、BKの非０値は
STADDR及びDKの和がENDADDR−４Ａを生
ずる如くしてより小さなDK値を生ずる。ステツ
プ118においてTRUEOD５２は１にセツトされ、
第３図のステツプ94を介してデイジタル・プロセ
ツサ２４の出口を用意する。ステツプ119におい
て、他の雑機械動作が遂行され次いでプロセツサ
２４は上述の如く第３図に示されたステツプ92を
再実行する。

他の及び若干好ましい実施例において、デイジ
タル・プロセツサ２４はレベル７のプログラム中
のBK６１をアクセスし、ENDADDR５１に記憶
される次のアドレスを計算する。この構成は通常
の専門家にとつて明らかな如く、レベル１のプロ
グラムを使用する事を避ける事が出来る。そのた
めには、ADX６０をデクレメントし、BK６１を
インターロツクする必要がある。これは周知の２
重ランク減数カウンタを使用して達成される。

ステツプ113に戻り、もしCMDOが受取られ
ず、もしくはBK＝±０（データの終りでない）
ならば、プロセツサ２４はステツプ114でMDR
３２の内容をENDADDR５１にロードし、１Ｒ
６の最後の内容が新しいENDADDRとなる。デ
イジタル・プロセツサ２４はステツプ120に復帰
し、第２図のENDADDR−１、−２、もしくは−
３でテキスト処理を継続させる。

第４図のステツプ101に戻つて、もしテキス
ト・バツフア・プロセスの実行の開始時に、デイ
ジタル・プロセツサ２４がこのバツフア・サイク
ルにおいて印字すべきデータのすべてがデータ・
バツフア４３に記憶されている事を発見すると、
１Ｒ６の内容の作業用制御メモリへの転送が避け
られる。その場合、直接終りの処理ステツプ116
乃至118に進み、データ・バツフア４３からグラ
フイツクス・プロセツサ２６に転送されるべきデ
ータ・バイトの最後の群が同定される。

【図面の簡単な説明】

第１図は文書表示もしくは印字機において使用
される本発明のデータ処理システムのブロツク図
である。第２図は第１図のデータ処理システムの
動作に関連したデータ・バツフアのアドレス空間
の概略図である。第３図はバツフア・データに基
づいて実行するために第１図のプログラム内蔵デ
イジタル・プロセツサによつて行われる機械動作
の流れ図である。第４図は第３図の機械動作の処
理タスクによるその後の処理に関してバツフア・
アドレスをセツトするために使用される第２の機
械動作の流れ図である。 １０……ホスト、１１……印字機、２１……チ
ヤネル・アダプタ、２２……作業用制御メモリ、
２４……デイジタル・プロセツサ、２６……グラ
フイツクス・プロセツサ。

Claims (1)

1. 【特許請求の範囲】 １ 順次アドレス可能な複数の記憶位置を有する
   データ・バツフアと、データ処理タスクの実行の
   ために該データ・バツフアをアクセスするプログ
   ラム式デイジタル・プロセツサとを有するデータ
   処理システムであつて、 (a) データ信号を上記データ・バツフアの相次ぐ
   記憶位置へ転送するとともに、上記データ信号
   の最後のデータ・バイトを示すアドレスを保持
   でき、且つ追加のデータ信号を上記データ・バ
   ツフアへ転送するとき上記アドレスを更新する
   機能を有する第１の手段と、 (b) 終りアドレス・レジスタと、 (c) 上記デイジタル・プロセツサが、上記データ
   処理タスクの開始前に、上記第１の手段におけ
   る上記アドレスを上記終りアドレス・レジスタ
   へ格納することを可能ならしめる第２の手段
   と、 (d) 上記デイジタル・プロセツサによる処理の開
   始後、該処理が上記終りアドレス・レジスタに
   格納されているアドレスによつて指定される記
   憶位置に達するまで、その間上記第１の手段が
   データ信号を上記データ・バツフアへ転送する
   ことによる上記データ信号の最後のデータ・バ
   イトを示すアドレスの更新があつたか否かにか
   かわらず上記終りアドレス・レジスタに格納さ
   れているアドレスを更新することなく、上記デ
   イジタル・プロセツサによる上記処理を継続さ
   せる第３の手段と、 (e) 上記デイジタル・プロセツサによる処理が、
   上記終りアドレス・レジスタに格納されている
   アドレスによつて指定される記憶位置に達した
   とき、上記データ信号の最後のデータ・バイト
   を示すアドレスの更新があつたか否かを判断
   し、もし該アドレスの更新があつたなら上記第
   ２の手段を作用して該更新されたアドレスを上
   記アドレス・レジスタへ格納し、上記第３の手
   段を作用して該更新されたアドレスまで上記デ
   イジタル・プロセツサによる処理を継続させる
   第４の手段、 とを具備するデータ処理システム。