Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JPH039613B2 - - Google Patents
[go: Go Back, main page]

JPH039613B2 - - Google Patents

Info

Publication number
JPH039613B2
JPH039613B2 JP55108609A JP10860980A JPH039613B2 JP H039613 B2 JPH039613 B2 JP H039613B2 JP 55108609 A JP55108609 A JP 55108609A JP 10860980 A JP10860980 A JP 10860980A JP H039613 B2 JPH039613 B2 JP H039613B2
Authority
JP
Japan
Prior art keywords
etching
pattern
wall
resist pattern
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55108609A
Other languages
Japanese (ja)
Other versions
JPS5732634A (en
Inventor
Niwaji Majima
Kyoshi Ozaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP10860980A priority Critical patent/JPS5732634A/en
Publication of JPS5732634A publication Critical patent/JPS5732634A/en
Publication of JPH039613B2 publication Critical patent/JPH039613B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass

Landscapes

  • Drying Of Semiconductors (AREA)
  • Hall/Mr Elements (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】 本発明はウエフア上に形成される薄膜層に微小
幅のギヤツプを確実に形成できる微小ギヤツプを
有するパターンの製造法に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a pattern having a minute gap, which can reliably form a minute gap in a thin film layer formed on a wafer.

従来上記のようにギヤツプを製造する方法とし
ては、ホトリソグラフイ法によりレジストパター
ンを形成してギヤツプを得ることが考えられる
が、この場合数千Åの微小幅ギヤツプを得ること
は困難であつた。
Conventionally, as a method for manufacturing gaps as described above, it has been considered to obtain gaps by forming a resist pattern using photolithography, but in this case, it was difficult to obtain gaps with minute widths of several thousand angstroms. .

本発明は上述の問題を解決するためのもので、
微小幅のギヤツプを得ることのできる微小ギヤツ
プを有するパターンの製造法を提供することを目
的としている。
The present invention is intended to solve the above-mentioned problems,
It is an object of the present invention to provide a method for manufacturing a pattern having a minute gap, which can obtain a gap with a minute width.

次に図面に関連して本発明の実施例を説明す
る。
Embodiments of the invention will now be described with reference to the drawings.

基板表面に設けられた薄膜層上にレジストパタ
ーンを形成しその上からイオンエツチングを行う
場合に、レジストパターン側面に被エツチング物
がスパツタされることは従来より知られている。
It is conventionally known that when a resist pattern is formed on a thin film layer provided on the surface of a substrate and ion etching is performed on the resist pattern, an object to be etched is sputtered on the side surface of the resist pattern.

次に、インンビームエツチング技術について説
明する。最も実際的なイオンビームエツチングの
応用において、適当なマスク技術が必要である。
この応用において、2種類のエツチングに対して
フオトレジストマスキング方法が開発されてい
る。この技術は、既にJounal of Vacuum
Science & Technology Vol.12、No.1、1975
(1月、2月合併号)に発表されているのでその
概要を説明する。即ち、 (a) 高分解能、浅い深さのエツチング(典型的な
寸法〜1μ)。
Next, the in-beam etching technique will be explained. In most practical ion beam etching applications, appropriate masking techniques are required.
In this application, photoresist masking methods have been developed for two types of etching. This technology has already been published in the Journal of Vacuum
Science & Technology Vol.12, No.1, 1975
(January/February combined issue), so I will explain its outline. (a) High resolution, shallow depth etching (typical dimensions ~1μ).

(b) 低分解能、極めて深いエツチング(典型的な
寸法〜50μ)。使用される種々の方法が討論さ
れ、アルゴンイオン(Ar+)によりスパツタし
た材料の再堆積(redeposition)の影響及び最
終的にエツチングした壁の形体のフオトレジス
トのプロフイルについて考慮されている。
(b) Low resolution, extremely deep etching (typical dimensions ~50μ). The various methods used are discussed, and the effects of redeposition of sputtered material with argon ions (Ar + ) and the photoresist profile of the final etched wall feature are considered.

単結晶材料は、そのイオンエツチングレートに
おいて、イオンエツチングレートがビーム投射角
と同じく結晶方向性の関数であることを意味する
異方性を示す。
Single crystal materials exhibit anisotropy in their ion etching rate, meaning that the ion etching rate is a function of the crystal orientation as well as the beam projection angle.

イオンビームエツチング技術の主たる利点は、
プレーナ技術によく役に立つものであり、広面積
が容易に均一にエツチされ、必要な装置は比較的
簡単である。イオンビームエツチングに使用され
る種々の材料に対するイオンビームエツチングレ
ートは下記の通りである。
The main advantages of ion beam etching technology are:
It lends itself well to planar technology, large areas can be easily etched uniformly, and the equipment required is relatively simple. Ion beam etching rates for various materials used in ion beam etching are as follows.

材 料 エツチングレートÅ/min SiO2 結晶{001} 330 GaAs {100} 650 Si {100} 215 SiO2 (蒸着フイルム) 280 これらのエツチング方法は本質的に非選択性で
あるから、レリーフエツチング(reliefetching)
に対してマスク材料を選択する場合、最善の注意
を払わなければならない。
Material Etching rate Å/min SiO 2 crystal {001} 330 GaAs {100} 650 Si {100} 215 SiO 2 (deposited film) 280 Since these etching methods are essentially non-selective, relief etching )
Great care must be taken when selecting mask materials for.

イオンビームエツチングレートは、垂直入射に
おいても電力密度の関数として示される。深いパ
ターンのエツチングに対して、Riston
Photoresist(リストン フオトレジスト)が有用
であることが見出されている。それは、回路板
(circuit boards)の化学エツチング及びメツキ
(plating)用に開発されたが、その厚さ(37μ以
上)及び比較的遅いイオンビームによる腐食速度
のために、目的によく適している。他のフオトレ
ジストと共にエツチングの間加熱するサンプル
は、問題があるから、電力密度が0.5W/cm2を越
える場合、サンプルと、ガリウムの薄層又は真空
グリースにより水冷したサンプルホルダーとの間
で熱接触を改善する必要がある。
Ion beam etching rate is also shown as a function of power density at normal incidence. For deep pattern etching, Riston
Photoresist has been found to be useful. It was developed for chemical etching and plating of circuit boards and is well suited for the purpose due to its thickness (>37μ) and relatively slow ion beam corrosion rate. Samples that are heated during etching along with other photoresists are problematic; therefore, if the power density exceeds 0.5 W/cm 2 , the heat must be removed between the sample and the water-cooled sample holder with a thin layer of gallium or vacuum grease. Contact needs to be improved.

エツチングした構造の実施例は、第8図に示さ
れている。大量の材料が側壁から絶えず再堆積さ
れ(redeposit)、再びエツチングされるので、フ
オトレジストを除去した後、基板材料の薄い壁
は、フオトレジストが配置された領域に外郭
(outline)を残す。
An example of an etched structure is shown in FIG. After removing the photoresist, a thin wall of substrate material leaves an outline in the area where the photoresist was placed, since large amounts of material are continually redeposited from the sidewalls and etched again.

断面プロフイルの時間的経過のモデルは第8図
a,b,cに示される。実際に使用した材料の実
験例によれば、バルク材料が垂直入射にて数時間
エツチングしたフオトレジストによりマスクした
表面の輪郭に壁が生成されることを確認してい
る。第8図a,b,cは、それをモデル化した図
を示したものである。
A model of the time course of the cross-sectional profile is shown in FIGS. 8a, b, c. Experiments with materials actually used have confirmed that walls are generated at the contours of surfaces masked by a photoresist in which the bulk material is etched for several hours at normal incidence. Figures 8a, b, and c show diagrams that model this.

フオトレジストによりマスクした溝の時間的経
過は、材料の再堆積を考慮している。同図におい
て、aは、エツチング前のフオトレジストの断面
を示す。エツチングが第8図b,cと進行するに
つれて、小さな面がフオトレジスト内に形成さ
れ、側壁の被覆が発生し、側壁の厚さが次第に厚
くなる。
The time course of the trenches masked by photoresist takes into account redeposition of material. In the figure, a shows a cross section of the photoresist before etching. As the etching progresses in FIGS. 8b and 8c, small areas are formed in the photoresist, sidewall coverage occurs, and the sidewall thickness becomes progressively thicker.

エツチングが完了し、残りのフオトレジストが
除去される場合、側壁が如何に薄いか及びいかに
もろいかに依存して側壁が引きはがされるか
(tear off)(第8図b参照)、又は、そのまま残
されるであろう(第8図c参照)。
When the etching is complete and the remaining photoresist is removed, the sidewalls may tear off (see Figure 8b), depending on how thin and brittle the sidewalls are, or It will remain intact (see Figure 8c).

このモデル化した図面第8図a,b,cより、
イオンビームエツチングの進行に従つて側壁の厚
さが次第に厚くなることが理解される。これは、
前述した如く材料の再堆積によるものである。こ
のスパツタされた被エツチング物は膜状の壁にな
るが、この壁は、レジストパターンの厚さ、イオ
ンエツチング時間等を調節することによつて幅数
千Å、高さ数μmにすることが可能である。
From this modeled drawing, Figure 8 a, b, and c,
It is understood that the sidewall thickness becomes progressively thicker as the ion beam etching progresses. this is,
This is due to redeposition of material as described above. This sputtered object to be etched becomes a film-like wall, and this wall can be made several thousand Å wide and several μm high by adjusting the thickness of the resist pattern, ion etching time, etc. It is possible.

本発明はこの点に着目して前述の問題解決をは
かつたもので、以下その具体的な実施例を順を追
つて説明する。
The present invention aims to solve the above-mentioned problems by paying attention to this point, and specific embodiments thereof will be described below in order.

まず、第1図およびその断面図である第2図に
示すように、ウエフア1の表面のSiO2の薄膜層
2上にレジストパターン3を市松模様に形成す
る。次に前述のイオンビーム技術を適用してこの
上から第3図の矢印方向にイオンエツチングを行
う。第3図はエツチング完了状態を示しており、
この状態では、レジストパターン3の側面には、
壁4が形成される。これは、前述のイオンビーム
エツチングの特徴である基板材料のエツチングと
再堆積(側壁の形成に影響を与える)との作用に
よるものと考えられ、被エツチング物である
SiO2の壁4が形成される。次に酸素プラズマ等
を用いてレジストパターンを除去すると第4図の
状態のものが得られる。次にこの表面に第5図に
示すように蒸着等によりパーマロイの薄膜層5を
形成する。次に超音波洗浄等により第6図に示す
ように壁4の薄膜層5から露出する部分を除去
し、この表面全体にレジストパターンを形成(図
示省略)し、公知のイオンビームエツチング等に
よりエツチングして不要な部分を除去し、第7図
に示すようなパーマロイパターン6を得ることが
できる。この場合、各パーマロイパターンの隣接
部には壁4による絶縁性のギヤツプが形成されて
いるため、レジストパターン形成時に使用するマ
スクはギヤツプの抜けていない連絡したものでよ
い。
First, as shown in FIG. 1 and FIG. 2, which is a sectional view thereof, a resist pattern 3 is formed in a checkered pattern on the SiO 2 thin film layer 2 on the surface of the wafer 1. As shown in FIG. Next, applying the ion beam technique described above, ion etching is performed from above in the direction of the arrow in FIG. Figure 3 shows the completed state of etching.
In this state, on the sides of the resist pattern 3,
A wall 4 is formed. This is thought to be due to the effects of etching and redeposition of the substrate material (which affects the formation of sidewalls), which are the characteristics of the ion beam etching described above.
A SiO 2 wall 4 is formed. Next, when the resist pattern is removed using oxygen plasma or the like, the state shown in FIG. 4 is obtained. Next, as shown in FIG. 5, a permalloy thin film layer 5 is formed on this surface by vapor deposition or the like. Next, as shown in FIG. 6, the exposed portion of the wall 4 from the thin film layer 5 is removed by ultrasonic cleaning or the like, a resist pattern is formed on the entire surface (not shown), and then etched by known ion beam etching or the like. By removing unnecessary portions, a permalloy pattern 6 as shown in FIG. 7 can be obtained. In this case, since an insulating gap is formed by the wall 4 in the adjacent portion of each permalloy pattern, the mask used in forming the resist pattern may be a continuous mask with no gap.

ところで、バブルメモリにおいては、微小径の
バブルを用いることによりビツトデンシテイが上
がり価格等の点で有利となる。しかし微小なバブ
ルを用いると、最小パターン幅、ギヤツプが小さ
くなり、従来行われているホトリソグラフイ法で
はパターン形成が不可能である。しかしながらこ
の問題は上述の工程を採用することにより解消さ
れる。すなわち、前述したように、レジツトパタ
ーンの厚さ、イオンエツチング時間等を調整する
ことによつて壁4の高さを数千Åにすることがで
きるため、微小バブルを用いたチツプの製造が可
能になる。
By the way, in a bubble memory, by using bubbles with a minute diameter, the bit density increases, which is advantageous in terms of cost, etc. However, when minute bubbles are used, the minimum pattern width and gap become small, making it impossible to form a pattern using conventional photolithography. However, this problem is resolved by employing the process described above. That is, as mentioned above, the height of the wall 4 can be made several thousand angstroms by adjusting the resist pattern thickness, ion etching time, etc., which makes it possible to manufacture chips using microbubbles. It becomes possible.

以上述べたように、本発明によれば、1μm以
下のギヤツプを形成することができるので、1μ
m以下のバブルチツプを製造することが可能であ
る。
As described above, according to the present invention, it is possible to form a gap of 1 μm or less.
It is possible to produce bubble chips of less than m.

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明に係る微小ギヤツプを有するパター
ンの製造法の実施例を工程順に示したもので、第
1図はウエフア上に市松模様のレジストパターン
を形成した状態を示す平面図、第2図は同正面
図、第3図はイオンエツチングによりレジスト側
面に壁を形成した状態を示す正面図、第4図はレ
ジストを除去した状態を示す正面図、第5図はパ
ーマロイを蒸着した状態を示す正面図、第6図は
壁のパーマロイより露出する部分を除去した状態
を示す正面図、第7図はパーマロイをパターン化
した状態を示す平面図である。第8図a,b,c
は、公知のイオンビームエツチングの説明用図面
である。 図中、1はウエフア、2,5は薄膜層、3はレ
ジストパータン、4は壁、6はパーマロイパター
ンである。
The figures show an example of the manufacturing method of a pattern having a minute gap according to the present invention in the order of steps. 3 is a front view showing a state in which a wall is formed on the side surface of the resist by ion etching, FIG. 4 is a front view showing a state in which the resist has been removed, and FIG. 5 is a front view showing a state in which permalloy has been deposited. FIG. 6 is a front view showing a state in which the exposed portion of the permalloy of the wall has been removed, and FIG. 7 is a plan view showing the state in which the permalloy has been patterned. Figure 8 a, b, c
1 is an explanatory drawing of known ion beam etching. In the figure, 1 is a wafer, 2 and 5 are thin film layers, 3 is a resist pattern, 4 is a wall, and 6 is a permalloy pattern.

Claims (1)

【特許請求の範囲】[Claims] 1 ウエフア上に作成された絶縁性の第1の薄膜
層上にパターンを形成し、その表面をイオンエツ
チングして前記パターンの側面に前記第1の薄膜
層の物質のスパツタ層を形成し、次に前記パター
ンを除去してその上に第2の薄膜層を形成するこ
とを特徴とする微小ギヤツプを有するパターンの
製造法。
1 Form a pattern on a first insulating thin film layer created on a wafer, ion-etch the surface to form a sputtered layer of the material of the first thin film layer on the side surface of the pattern, and then A method for manufacturing a pattern having a small gap, the method comprising: removing the pattern and forming a second thin film layer thereon.
JP10860980A 1980-08-07 1980-08-07 Production of pattern with fine gap Granted JPS5732634A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10860980A JPS5732634A (en) 1980-08-07 1980-08-07 Production of pattern with fine gap

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10860980A JPS5732634A (en) 1980-08-07 1980-08-07 Production of pattern with fine gap

Publications (2)

Publication Number Publication Date
JPS5732634A JPS5732634A (en) 1982-02-22
JPH039613B2 true JPH039613B2 (en) 1991-02-08

Family

ID=14489132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10860980A Granted JPS5732634A (en) 1980-08-07 1980-08-07 Production of pattern with fine gap

Country Status (1)

Country Link
JP (1) JPS5732634A (en)

Also Published As

Publication number Publication date
JPS5732634A (en) 1982-02-22

Similar Documents

Publication Publication Date Title
JP3252780B2 (en) Silicon layer etching method
US4597826A (en) Method for forming patterns
JPH03270227A (en) Formation of fine pattern
JPS63304644A (en) Method of forming via-hole
US20020136990A1 (en) Method of manufacturing high aspect ratio photolithographic features
EP0068846B1 (en) Forming a pattern of metal elements on a substrate
US4931137A (en) Process for producing mutually spaced conductor elements on a substrate
JPH0551174B2 (en)
JPH039613B2 (en)
EP0984328A3 (en) A method of surface etching silica glass, for instance for fabricating phase masks
JPH0313744B2 (en)
JPH05343363A (en) Dry etching method
JP2695919B2 (en) Wiring pattern forming method
JP2570735B2 (en) Multi-layer wiring formation method
JPH0438133B2 (en)
JPH0422021B2 (en)
JPH0239551A (en) Manufacture of semiconductor device
JPH0586659B2 (en)
JPS58132933A (en) Selective dry etching method
JPH05150109A (en) Laminar type diffraction grating manufacturing method
JP2872298B2 (en) Method for manufacturing semiconductor device
KR100248345B1 (en) Metal wiring formation method of semiconductor device
JPH04281204A (en) Etching method
JPH0518457B2 (en)
KR0122508B1 (en) Method for fabricating a fine contact hole