JPH0418691B2 - - Google Patents
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- JPH0418691B2 JPH0418691B2 JP28106085A JP28106085A JPH0418691B2 JP H0418691 B2 JPH0418691 B2 JP H0418691B2 JP 28106085 A JP28106085 A JP 28106085A JP 28106085 A JP28106085 A JP 28106085A JP H0418691 B2 JPH0418691 B2 JP H0418691B2
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- polycrystalline silicon
- wiring
- oxide film
- film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多
層配線構造に多結晶シリコンを用いた半導体装置
の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing a semiconductor device using polycrystalline silicon in a multilayer wiring structure.
従来、多層配線構造を有する半導体装置では下
層配線に多結晶シリコンを用いたものが提案され
ており、この多結晶シリコン配線の所要のパター
ンに形成した後に表面を酸化して酸化膜からなる
絶縁膜を形成し、この上に上層配線を形成する構
造が採用されている。
Conventionally, semiconductor devices with a multilayer wiring structure have been proposed that use polycrystalline silicon for the lower layer wiring, and after forming the polycrystalline silicon wiring into a desired pattern, the surface is oxidized to form an insulating film made of an oxide film. A structure is adopted in which the upper layer wiring is formed on the upper layer wiring.
例えば、第2図のように、半導体基板11の絶
縁膜12上に多結晶シリコン膜を形成後、これを
フオトレジスト工程によつて所定のパターン形状
に形成して多結晶シリコン配線13を形成する。
そして、この多結晶シリコン配線13を熱酸化処
理して表面に酸化膜14を形成しその上に上層配
線15を所要のパターンに形成して多層配線構造
を構成している。 For example, as shown in FIG. 2, a polycrystalline silicon film is formed on the insulating film 12 of the semiconductor substrate 11, and then formed into a predetermined pattern shape by a photoresist process to form the polycrystalline silicon wiring 13. .
Then, this polycrystalline silicon wiring 13 is thermally oxidized to form an oxide film 14 on its surface, and an upper layer wiring 15 is formed thereon in a desired pattern to form a multilayer wiring structure.
上述した従来の半導体装置の製造方法では、多
結晶シリコン配線13の表面酸化に際して多結晶
シリコン配線13と下地の絶縁膜12との接点部
(図示のA部)において酸化反応の不均一が生じ
易く、この部分の酸化膜14が十分に成長されな
くなる。したがつてこの部分において酸化膜14
が多結晶シリコン配線13の表面を確実に被覆で
きなくなり、多結晶シリコン配線13の一部が露
呈された状態となる。
In the conventional semiconductor device manufacturing method described above, when the surface of the polycrystalline silicon wiring 13 is oxidized, non-uniform oxidation reaction tends to occur at the contact area between the polycrystalline silicon wiring 13 and the underlying insulating film 12 (portion A in the figure). , the oxide film 14 in this portion will not grow sufficiently. Therefore, in this part, the oxide film 14
can no longer reliably cover the surface of the polycrystalline silicon wiring 13, leaving a portion of the polycrystalline silicon wiring 13 exposed.
このため、同図のように上層配線15を形成し
たとき、この多結晶シリコン配線13の露呈部に
おいて多結晶シリコン配線13と上層配線15と
が接触して電気的に短絡し、半導体装置の信頼性
を低下させ、かつ製造歩留を低下させる原因とな
つている。 For this reason, when the upper layer wiring 15 is formed as shown in the figure, the polycrystalline silicon wiring 13 and the upper layer wiring 15 come into contact with each other at the exposed portion of the polycrystalline silicon wiring 13, resulting in an electrical short circuit, resulting in reliability of the semiconductor device. This causes a decrease in performance and a decrease in manufacturing yield.
〔問題点を解決するための手段〕
本発明の半導体装置の製造方法は、多結晶シリ
コン配線に形成する絶縁膜としての酸化膜を十分
な厚さに形成し、酸化膜の不均一が原因とされる
上層配線との短絡を防止して品質及び歩留の向上
を図るものである。[Means for Solving the Problems] The method for manufacturing a semiconductor device of the present invention forms an oxide film with a sufficient thickness as an insulating film on a polycrystalline silicon wiring, and eliminates the problem caused by non-uniformity of the oxide film. This is intended to improve quality and yield by preventing short circuits with upper layer wiring.
本発明の半導体装置の製造方法は、多結晶シリ
コン配線を形成する際にパターンエツチングを途
中で停止させかつこの状態で酸化を行う工程と、
その後に異方性エツチングを行つて多結晶シリコ
ン配線の側面に酸化膜を残す工程と、その後に再
度酸化を行つて多結晶シリコン配線に重ねて第2
の酸化膜を形成する工程とを含んでいる。 The method for manufacturing a semiconductor device of the present invention includes the steps of stopping pattern etching midway through forming a polycrystalline silicon wiring and performing oxidation in this state;
After that, anisotropic etching is performed to leave an oxide film on the side surfaces of the polycrystalline silicon wiring, and then oxidation is performed again to form a second layer on the polycrystalline silicon wiring.
The method includes a step of forming an oxide film.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図a〜eは本発明の一実施例をその製造工
程順に示す断面図であり、以下この工程に沿つて
説明する。 FIGS. 1A to 1E are cross-sectional views showing an embodiment of the present invention in the order of its manufacturing steps, and the steps will be explained below.
先ず、同図aのように半導体基板1の絶縁膜2
上に多結晶シリコン膜3を成長した後、この上に
配線パターン形状にフオトレジスト膜4を形成
し、これをマスクにして多結晶シリコン膜3をエ
ツチングする。そして、同図bのように多結晶シ
リコン膜3が全厚さの略3/4〜5/6だけエツチング
された時点、つまりマスクされていない部分が1/
4〜1/6の厚さだけ残されたところでエツチングを
停止し、多結晶シリコン配線5を形成する。 First, as shown in FIG.
After growing a polycrystalline silicon film 3 thereon, a photoresist film 4 is formed in the shape of a wiring pattern, and using this as a mask, the polycrystalline silicon film 3 is etched. Then, as shown in Figure b, when the polycrystalline silicon film 3 has been etched by approximately 3/4 to 5/6 of its total thickness, that is, the unmasked portion is 1/3
Etching is stopped when only 4 to 1/6 of the thickness remains, and polycrystalline silicon wiring 5 is formed.
次いで、同図cのようにフオトレジスト膜4を
除去した後、前記多結晶シリコン膜3を熱酸化し
て表面に酸化膜6を形成する。このとき、多結晶
シリコン膜3のマスクされていなかつた部分が全
厚さに亘つて酸化されて酸化膜6aを形成するよ
うに酸化処理の条件を制御する。 Next, as shown in FIG. 3C, after removing the photoresist film 4, the polycrystalline silicon film 3 is thermally oxidized to form an oxide film 6 on the surface. At this time, the conditions of the oxidation treatment are controlled so that the unmasked portion of the polycrystalline silicon film 3 is oxidized over its entire thickness to form an oxide film 6a.
続いて、同図dのように全面に対して異方性エ
ツチングを行い、マスクされていなかつた部分の
酸化膜6aが殆ど無くなる程度(ここでは、極め
て薄い状態に残される)にまでエツチングを行
う。このとき、多結晶シリコン配線5の上面の酸
化膜6も殆ど無くなる程度とされるが、多結晶シ
リコン配線5の側面には比較的に厚い酸化膜6が
残される。 Next, anisotropic etching is performed on the entire surface as shown in FIG. . At this time, the oxide film 6 on the upper surface of the polycrystalline silicon wiring 5 is almost completely removed, but a relatively thick oxide film 6 is left on the side surfaces of the polycrystalline silicon wiring 5.
しかる上で、同図eのように多結晶シリコン配
線5に対して再度熱酸化処理を行い、多結晶シリ
コン配線5の上面及び側面に第2の酸化膜7を成
長させる。これにより、多結晶シリコン配線5は
酸化膜6及び酸化膜7によつて確実に被覆される
ことになり、特に側面では厚い酸化膜6とこの第
2の酸化膜7とで十分に被覆されることになる。
なお、この再度の酸化により、多結晶シリコン配
線5以外の部分にも第2の酸化膜7が若干成長さ
れる。 Thereafter, the polycrystalline silicon interconnection 5 is thermally oxidized again as shown in FIG. As a result, the polycrystalline silicon wiring 5 is reliably covered with the oxide film 6 and the oxide film 7, and especially the side surfaces are sufficiently covered with the thick oxide film 6 and this second oxide film 7. It turns out.
Note that due to this second oxidation, the second oxide film 7 is slightly grown in areas other than the polycrystalline silicon wiring 5.
その後、酸化膜6及び第2の酸化膜7上にスル
ーホール等を開設した後所要パターンの上層配線
8を形成し、かつ図示を省略する保護膜等を形成
することにより多層配線構造を構成できる。 Thereafter, a multilayer wiring structure can be constructed by forming through holes etc. on the oxide film 6 and the second oxide film 7, forming the upper layer wiring 8 of a desired pattern, and forming a protective film etc. (not shown). .
このようにして形成した配線構造によれば、多
結晶シリコン配線5以外の部分にも多結晶シリコ
ン膜3を一部残して多結晶シリコン配線5の酸化
を行つているので、多結晶シリコン膜と絶縁膜と
の接点部が存在せず、多結晶シリコン膜に均一な
酸化膜を成長させることができる。また、一旦成
長させた酸化膜を異方性エツチングすることによ
り多結晶シリコン配線5の側面に厚く酸化膜6を
残し、しかる上で再度酸化を行つて第2の酸化膜
7を成長させているので、多結晶シリコン配線5
の側面における酸化膜の厚さを十分に大きなもの
とし、被覆不良の発生し易い多結晶シリコン配線
の側面における被覆性を向上できる。 According to the wiring structure formed in this way, the polycrystalline silicon wiring 5 is oxidized while leaving a part of the polycrystalline silicon film 3 in areas other than the polycrystalline silicon wiring 5. Since there is no contact portion with the insulating film, a uniform oxide film can be grown on the polycrystalline silicon film. Furthermore, by anisotropically etching the once grown oxide film, a thick oxide film 6 is left on the side surface of the polycrystalline silicon wiring 5, and then oxidation is performed again to grow a second oxide film 7. Therefore, polycrystalline silicon wiring 5
By making the thickness of the oxide film sufficiently large on the side surfaces of the polycrystalline silicon wiring, it is possible to improve the coverage on the side surfaces of the polycrystalline silicon wiring where coverage defects are likely to occur.
したがつて、多結晶シリコン配線5の一部が酸
化膜6,7を通して露呈されることは全くなく、
上層配線8との短絡を確実に防止することができ
る。 Therefore, a part of the polycrystalline silicon wiring 5 is never exposed through the oxide films 6 and 7.
A short circuit with the upper layer wiring 8 can be reliably prevented.
ここで、多結晶シリコン配線5以外の部分の多
結晶シリコン膜3に成長された酸化膜6aを完全
に除去するように異方性エツチングを行つてもよ
い。 Here, anisotropic etching may be performed so as to completely remove the oxide film 6a grown on the polycrystalline silicon film 3 other than the polycrystalline silicon wiring 5.
以上説明したように本発明は、多結晶シリコン
配線を形成する際にパターンエツチングを途中で
停止させた上で酸化を行ない、その後に異方性エ
ツチングを行つて多結晶シリコン配線の側面に酸
化膜を残し、更にその後に再度酸化を行つて多結
晶シリコン配線に重ねて第2の酸化膜を形成して
いるので、多結晶シリコン配線の一部に酸化膜の
不均一な部分が発生することはなく、多結晶シリ
コン配線を酸化膜で確実に被覆できる。これによ
り、多結晶シリコン配線の一部が露呈されること
を防止し、上層配線との短絡を防止して半導体装
置の信頼性及び製造歩留の向上を達成できる。
As explained above, in the present invention, when forming a polycrystalline silicon wiring, pattern etching is stopped midway and oxidation is performed, and then anisotropic etching is performed to form an oxide film on the side surface of the polycrystalline silicon wiring. Since a second oxide film is formed over the polycrystalline silicon wiring by oxidizing it again after that, uneven parts of the oxide film will not occur in some parts of the polycrystalline silicon wiring. Therefore, polycrystalline silicon wiring can be reliably covered with an oxide film. This prevents a portion of the polycrystalline silicon wiring from being exposed and prevents short circuits with upper layer wiring, thereby improving the reliability and manufacturing yield of the semiconductor device.
第1図a〜eは本発明の一実施例を工程順に示
す断面図、第2図は従来の問題点を説明する断面
図である。
1,11……半導体基板、2,12……絶縁
膜、3……多結晶シリコン膜、4……フオトレジ
スト、5……多結晶シリコン配線、6,6a……
酸化膜、7,7a……第2の酸化膜、8……上層
配線、13……多結晶シリコン配線、14……酸
化膜、15……上層配線。
1A to 1E are sectional views showing an embodiment of the present invention in the order of steps, and FIG. 2 is a sectional view illustrating problems of the conventional method. 1, 11... Semiconductor substrate, 2, 12... Insulating film, 3... Polycrystalline silicon film, 4... Photoresist, 5... Polycrystalline silicon wiring, 6, 6a...
Oxide film, 7, 7a... second oxide film, 8... upper layer interconnection, 13... polycrystalline silicon interconnection, 14... oxide film, 15... upper layer interconnection.
Claims (1)
かつこれを選択エツチングして多結晶シリコン配
線を形成し、かつこの多結晶シリコン配線を酸化
してこれを上層配線との絶縁膜として構成する半
導体装置の製造方法において、前記多結晶シリコ
ン配線を形成する際の選択エツチングを途中で停
止させ、かつ多結晶シリコン配線以外の部分にも
多結晶シリコン膜が残された状態で酸化を行う工
程と、前記酸化膜に対して異方性エツチングを行
ない前記多結晶シリコン配線の側面に酸化膜を残
す工程と、その後に再度酸化を行つて少なくとも
多結晶シリコン配線に重ねて第2の酸化膜を形成
する工程とを含むことを特徴とする半導体装置の
製造方法。1. Growing a polycrystalline silicon film on the insulating film of the substrate, selectively etching it to form a polycrystalline silicon wiring, and oxidizing the polycrystalline silicon wiring to form an insulating film with the upper layer wiring. In a method for manufacturing a semiconductor device, selective etching when forming the polycrystalline silicon wiring is stopped midway, and oxidation is performed with the polycrystalline silicon film remaining in areas other than the polycrystalline silicon wiring. , performing anisotropic etching on the oxide film to leave an oxide film on the side surface of the polycrystalline silicon interconnect, and then performing oxidation again to form a second oxide film overlapping at least the polycrystalline silicon interconnect. A method for manufacturing a semiconductor device, comprising the steps of:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28106085A JPS62140432A (en) | 1985-12-16 | 1985-12-16 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28106085A JPS62140432A (en) | 1985-12-16 | 1985-12-16 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62140432A JPS62140432A (en) | 1987-06-24 |
| JPH0418691B2 true JPH0418691B2 (en) | 1992-03-27 |
Family
ID=17633750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28106085A Granted JPS62140432A (en) | 1985-12-16 | 1985-12-16 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62140432A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2640808B1 (en) * | 1988-12-20 | 1991-02-08 | Thomson Composants Militaires | METHOD FOR MANUFACTURING LOW-DIMENSIONAL ELECTRODES IN AN INTEGRATED CIRCUIT |
-
1985
- 1985-12-16 JP JP28106085A patent/JPS62140432A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62140432A (en) | 1987-06-24 |
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