JPH0420481B2 - - Google Patents
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- JPH0420481B2 JPH0420481B2 JP61239377A JP23937786A JPH0420481B2 JP H0420481 B2 JPH0420481 B2 JP H0420481B2 JP 61239377 A JP61239377 A JP 61239377A JP 23937786 A JP23937786 A JP 23937786A JP H0420481 B2 JPH0420481 B2 JP H0420481B2
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- JP
- Japan
- Prior art keywords
- map
- memory
- output
- image memory
- data
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/30—Nc systems
- G05B2219/34—Director, elements to supervisory
- G05B2219/34299—Memory with I-O and pointer, external I-O with map, edit map, pointer to adapt I-O
Landscapes
- Control By Computers (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はプロセスの自動制御を行う演算制御
システムに関するものである。
システムに関するものである。
第４図は例えば三菱プラントコントローラ
MELPLAC−550 CPU 取扱説明書に示された
従来の演算制御システムを示すブロツク図であ
り、図において１は演算制御装置、２はプログラ
ミング装置である。また、１ａは中央演算処理部
（以下、CPUという）、１ｂはCPU１ａの実行す
るユーザプログラム等が記憶されるプログラムメ
モリ、１ｃはプログラミング装置２との間のデー
タ授受を行うPPインターフエース（以下PPI／
Ｆという）、１ｄはCPU１ａの実行する演算の一
時結果等を記憶するデータメモリ、１ｅはプロセ
ス入出力信号（図には記入してない）とのデータ
授受を行うプロセス入出力インターフエース（以
下、PIOI／Ｆという）であり、演算制御装置１
はこれらによつて構成されている。また、２ａは
演算制御装置１に対するプログラミング、デバツ
グ処理の制御を行うプログラミングデバツグ処理
部、２ｂは演算制御装置１内のPPI／Ｆ１ｃと通
信回線で接続され、データの授受を行うCPUイ
ンターフエース（以下、CPUI／Ｆという）、２
ｃはプログラミングデバツグ処理部２ａの処理結
果を表示部に対して表示出力する為の表示制御
部、２ｄはその表示部、２ｅはプログラミングデ
バツグ処理部２ａに対してプログラミングやデバ
ツグ処理の内容を指示する為の入力部である。
MELPLAC−550 CPU 取扱説明書に示された
従来の演算制御システムを示すブロツク図であ
り、図において１は演算制御装置、２はプログラ
ミング装置である。また、１ａは中央演算処理部
（以下、CPUという）、１ｂはCPU１ａの実行す
るユーザプログラム等が記憶されるプログラムメ
モリ、１ｃはプログラミング装置２との間のデー
タ授受を行うPPインターフエース（以下PPI／
Ｆという）、１ｄはCPU１ａの実行する演算の一
時結果等を記憶するデータメモリ、１ｅはプロセ
ス入出力信号（図には記入してない）とのデータ
授受を行うプロセス入出力インターフエース（以
下、PIOI／Ｆという）であり、演算制御装置１
はこれらによつて構成されている。また、２ａは
演算制御装置１に対するプログラミング、デバツ
グ処理の制御を行うプログラミングデバツグ処理
部、２ｂは演算制御装置１内のPPI／Ｆ１ｃと通
信回線で接続され、データの授受を行うCPUイ
ンターフエース（以下、CPUI／Ｆという）、２
ｃはプログラミングデバツグ処理部２ａの処理結
果を表示部に対して表示出力する為の表示制御
部、２ｄはその表示部、２ｅはプログラミングデ
バツグ処理部２ａに対してプログラミングやデバ
ツグ処理の内容を指示する為の入力部である。
次に動作について説明する。CPU１ａはプロ
グラムメモリ１ｂに記憶されたユーザプログラム
の内容を順次読み出し、内容を解釈して演算制御
を行う。例えばプロセス入力のデータを読出す場
合はプロセス入力のアドレスをPIOI／Ｆ１ｅに
送ると、PIOI／Ｆ１ｅは指定されたアドレスの
プロセス入力のデータをプロセスより読出して
CPU１ａへ送る。CPU１ａは該データを受取り、
演算制御を実行する。一般にCPU１ａはインデ
クスレジスタというアドレシング用レジスタを有
しており、例えば、ＬAD Iw100（ｘ）という
表現の命令を実行することができる。ここでＬ
ADはロード命令、Iw100はプロセス入力ワード
の100番地を示す。また（ｘ）はインデクスレジ
スタによるアドレス修飾がされていることを示
す。インデクスレジスタ（ｘ）の内容はユーザプ
ログラムで自由に変更することができる。上記命
令例で例えば（ｘ）＝０のときはＬAD Iw100
という命令と等価になる。また（ｘ）＝10のとき
はＬAD Iw110という命令と等価になる。イン
デクスレジスタはプログラムで取扱う複数データ
のアドレスが規則等に配列している場合に、各々
データに対し、規則的な演算を行う場合等に有効
である。
グラムメモリ１ｂに記憶されたユーザプログラム
の内容を順次読み出し、内容を解釈して演算制御
を行う。例えばプロセス入力のデータを読出す場
合はプロセス入力のアドレスをPIOI／Ｆ１ｅに
送ると、PIOI／Ｆ１ｅは指定されたアドレスの
プロセス入力のデータをプロセスより読出して
CPU１ａへ送る。CPU１ａは該データを受取り、
演算制御を実行する。一般にCPU１ａはインデ
クスレジスタというアドレシング用レジスタを有
しており、例えば、ＬAD Iw100（ｘ）という
表現の命令を実行することができる。ここでＬ
ADはロード命令、Iw100はプロセス入力ワード
の100番地を示す。また（ｘ）はインデクスレジ
スタによるアドレス修飾がされていることを示
す。インデクスレジスタ（ｘ）の内容はユーザプ
ログラムで自由に変更することができる。上記命
令例で例えば（ｘ）＝０のときはＬAD Iw100
という命令と等価になる。また（ｘ）＝10のとき
はＬAD Iw110という命令と等価になる。イン
デクスレジスタはプログラムで取扱う複数データ
のアドレスが規則等に配列している場合に、各々
データに対し、規則的な演算を行う場合等に有効
である。
一方、入力部２ｅよりプログラミングやデバツ
グ指令を入力すると、この指令はプログラミング
デバツグ処理部２ａに送られる。プログラミング
デバツグ処理部２ａはこの指令を解釈して、
CPU１ａの実行できる情報に変換後、その情報
をCPUI／Ｆ２ｂに送る。CPUI／Ｆ２ｂはこの
情報を通信回線を介してPPI／Ｆ１ｃに送信す
る。CPU１ａは前記情報をPPI／Ｆ１ｃを介して
受取り、その情報に従つてプログラムメモリ１ｂ
内容の変更、読出し等を行い、結果データを
PPI／Ｆ１ｃを介してCPUI／Ｆ２ｂに返送する。
プログラミングデバツグ処理部２ａはCPUI／Ｆ
２ｂを介して受取つたこの結果データを変換後、
表示制御部２ｃを介して表示部２ｄに表示する。
グ指令を入力すると、この指令はプログラミング
デバツグ処理部２ａに送られる。プログラミング
デバツグ処理部２ａはこの指令を解釈して、
CPU１ａの実行できる情報に変換後、その情報
をCPUI／Ｆ２ｂに送る。CPUI／Ｆ２ｂはこの
情報を通信回線を介してPPI／Ｆ１ｃに送信す
る。CPU１ａは前記情報をPPI／Ｆ１ｃを介して
受取り、その情報に従つてプログラムメモリ１ｂ
内容の変更、読出し等を行い、結果データを
PPI／Ｆ１ｃを介してCPUI／Ｆ２ｂに返送する。
プログラミングデバツグ処理部２ａはCPUI／Ｆ
２ｂを介して受取つたこの結果データを変換後、
表示制御部２ｃを介して表示部２ｄに表示する。
第５図はこのような演算制御システムにて、プ
ロセス入力Iw100，Iw102，Iw105，Iw108の内容
にK20（10進数の20）を加算してデータメモリ
Mw200〜Mw203へ格納する際のプログラミング
例を示すものである。
ロセス入力Iw100，Iw102，Iw105，Iw108の内容
にK20（10進数の20）を加算してデータメモリ
Mw200〜Mw203へ格納する際のプログラミング
例を示すものである。
従来の演算制御システムは以上のように構成さ
れているので、規則的なアドレス配列データに対
して規則的な演算処理を行う際には、インデクス
修飾等が可能であつたが、一般に不規則なアドレ
ス配列を有していることが多いプロセス入出力デ
ータに対しては、前述の第５図に示すような冗長
なプログラムを作成する必要がありプログラミン
グ、デバツグ効率の低下を招くことがあり、ま
た、冗長なプログラムを作成することにより、プ
ログラムメモリ効率も低下するという問題点があ
つた。
れているので、規則的なアドレス配列データに対
して規則的な演算処理を行う際には、インデクス
修飾等が可能であつたが、一般に不規則なアドレ
ス配列を有していることが多いプロセス入出力デ
ータに対しては、前述の第５図に示すような冗長
なプログラムを作成する必要がありプログラミン
グ、デバツグ効率の低下を招くことがあり、ま
た、冗長なプログラムを作成することにより、プ
ログラムメモリ効率も低下するという問題点があ
つた。
この発明は上記のような問題点を解消するため
になされたもので、不規則なアドレス配置の複数
データに対して規則的な演算処理を行う際にも効
率的なプログラミングが可能な演算制御システム
を得ることを目的とする。
になされたもので、不規則なアドレス配置の複数
データに対して規則的な演算処理を行う際にも効
率的なプログラミングが可能な演算制御システム
を得ることを目的とする。
この発明に係る演算制御システムは、演算制御
装置に、プログラムの実行に必要な全てのプロセ
ス入出力のアドレス情報を記憶するマツプメモ
リ、プログラム実行に必要なプロセス入出力の全
データを一時記憶するイメージメモリ、及び、マ
ツプメモリの情報に従つてプロセス入出力とイメ
ージメモリの間でデータ転送を行うマツピング部
を設けるとともに、プログラミング装置に、前記
マツプメモリの内容の編集を行うマツプ編集部、
及び、マツプ編集部の出力情報をマツプメモリに
記憶するマツプ情報に変換するマツプ生成部を設
けたものである。
装置に、プログラムの実行に必要な全てのプロセ
ス入出力のアドレス情報を記憶するマツプメモ
リ、プログラム実行に必要なプロセス入出力の全
データを一時記憶するイメージメモリ、及び、マ
ツプメモリの情報に従つてプロセス入出力とイメ
ージメモリの間でデータ転送を行うマツピング部
を設けるとともに、プログラミング装置に、前記
マツプメモリの内容の編集を行うマツプ編集部、
及び、マツプ編集部の出力情報をマツプメモリに
記憶するマツプ情報に変換するマツプ生成部を設
けたものである。
この発明におけるマツプ編集部は、プロセス入
出力と前記イメージメモリの対応関係の編集を行
ない、マツプ生成部はこのマツプ編集部の出力情
報を受けてこれをマツプ情報に変換してマツプメ
モリに記憶させ、マツピング部はこのマツプメモ
リの情報に従つてプロセス入出力とイメージメモ
リの間でデータ転送を行う。
出力と前記イメージメモリの対応関係の編集を行
ない、マツプ生成部はこのマツプ編集部の出力情
報を受けてこれをマツプ情報に変換してマツプメ
モリに記憶させ、マツピング部はこのマツプメモ
リの情報に従つてプロセス入出力とイメージメモ
リの間でデータ転送を行う。
以下、この発明の一実施例を図について説明す
る。第１図において、１，２，１ａ〜１ｅ，２
ａ，〜２ｅは第４図に同一符号を付して従来のも
のと同一又は相当部分であるので説明を省略す
る。また、１ｆはプログラムで使用する全てのプ
ロセス入出力データを格納する為のイメージメモ
リで、１ｇはプロセス入力データを格納する入力
イメージメモリ、１ｈはプロセス出力データを格
納する出力イメージメモリであり、１ｉは後述す
るマツプメモリの内容に従つて、プロセス入出力
データとイメージメモリ１ｆ間でデータの授受を
行う為のマツピング部、１ｊはプロセス入出力と
イメージメモリ１ｆ間の対応付けを１ワード単位
に行うマツプ情報が格納されるマツプメモリで、
１ｋはプロセス入力データ用の入力マツプメモ
リ、１ｌはプロセス出力データ用の出力マツプメ
モリであり、これらは演算制御装置内１に備えら
れている。また、２ｆはマツプメモリ１ｊに格納
するマツプ情報作成の元情報となるプロセス入出
力とイメージメモリのワード単位の対応を定義す
るマツプ編集部であり、２ｇはマツプ編集部２ｆ
の出力情報を変換してマツプメモリ１ｊに格納す
るマツプ情報を作成するマツプ生成部であり、こ
れらはプログラミング装置２内に備えられてい
る。
る。第１図において、１，２，１ａ〜１ｅ，２
ａ，〜２ｅは第４図に同一符号を付して従来のも
のと同一又は相当部分であるので説明を省略す
る。また、１ｆはプログラムで使用する全てのプ
ロセス入出力データを格納する為のイメージメモ
リで、１ｇはプロセス入力データを格納する入力
イメージメモリ、１ｈはプロセス出力データを格
納する出力イメージメモリであり、１ｉは後述す
るマツプメモリの内容に従つて、プロセス入出力
データとイメージメモリ１ｆ間でデータの授受を
行う為のマツピング部、１ｊはプロセス入出力と
イメージメモリ１ｆ間の対応付けを１ワード単位
に行うマツプ情報が格納されるマツプメモリで、
１ｋはプロセス入力データ用の入力マツプメモ
リ、１ｌはプロセス出力データ用の出力マツプメ
モリであり、これらは演算制御装置内１に備えら
れている。また、２ｆはマツプメモリ１ｊに格納
するマツプ情報作成の元情報となるプロセス入出
力とイメージメモリのワード単位の対応を定義す
るマツプ編集部であり、２ｇはマツプ編集部２ｆ
の出力情報を変換してマツプメモリ１ｊに格納す
るマツプ情報を作成するマツプ生成部であり、こ
れらはプログラミング装置２内に備えられてい
る。
次に動作について説明する。入力部２ｅによ
り、マツプ編集部２ｆに対して指示を与えると、
マツプ編集部２ｆはプロセス入出力とイメージメ
モリの対応を編集する。この際、マツプ編集部２
ｆの動作結果として、表示部２ｄには例えば第２
図に示すような画面が表示されるので、操作者は
画面を見ながら入力部２ｅを使用して編集の操作
を行う。以上の様にして編集されたプロセス入出
力とイメージメモリの対応情報は、マツプ生成部
２ｇにより、マツプメモリ１ｊに格納されるマツ
プ情報に変換され、CPUI／Ｆ２ｂ，PPI／Ｆ１
ｃを介してマツプメモリ１ｊに格納される。マツ
プメモリ１ｊ内で入力マツプメモリ１ｋにはプロ
セス入力用のマツプ情報が格納され、出力マツプ
メモリ１ｌにはプロセス出力用のマツプ情報が格
納される。
り、マツプ編集部２ｆに対して指示を与えると、
マツプ編集部２ｆはプロセス入出力とイメージメ
モリの対応を編集する。この際、マツプ編集部２
ｆの動作結果として、表示部２ｄには例えば第２
図に示すような画面が表示されるので、操作者は
画面を見ながら入力部２ｅを使用して編集の操作
を行う。以上の様にして編集されたプロセス入出
力とイメージメモリの対応情報は、マツプ生成部
２ｇにより、マツプメモリ１ｊに格納されるマツ
プ情報に変換され、CPUI／Ｆ２ｂ，PPI／Ｆ１
ｃを介してマツプメモリ１ｊに格納される。マツ
プメモリ１ｊ内で入力マツプメモリ１ｋにはプロ
セス入力用のマツプ情報が格納され、出力マツプ
メモリ１ｌにはプロセス出力用のマツプ情報が格
納される。
一方、プログラムメモリ１ｂにユーザプログラ
ムが格納され、スタート指令が入力されると
CPU１ａは演算制御動作を開始する。ここで、
一般に制御用プログラムは定周期で起動されてサ
ンプリング制御を行うように構成されている。プ
ログラムの起動時にはマツピング部１ｉは、入力
マツプメモリ１ｋ、出力マツプメモリ１ｌ内のマ
ツプ情報に従つて、プログラムで使用する全プロ
セス入出力データを、マツプ情報で規定されたイ
メージメモリ１ｆのメモリ位置に転送する。
CPU１ａがユーザプログラム実行時には、イメ
ージメモリ１ｆの内容を読出して演算処理を行
い、結果をイメージメモリ１ｆ内の出力イメージ
メモリに書込む。プログラムの一回の実行が終了
すると、マツピング部１ｉは出力イメージメモリ
１ｈの内容データを、出力マツプメモリ１ｌの情
報に従つてプロセス出力信号として出力する。
ムが格納され、スタート指令が入力されると
CPU１ａは演算制御動作を開始する。ここで、
一般に制御用プログラムは定周期で起動されてサ
ンプリング制御を行うように構成されている。プ
ログラムの起動時にはマツピング部１ｉは、入力
マツプメモリ１ｋ、出力マツプメモリ１ｌ内のマ
ツプ情報に従つて、プログラムで使用する全プロ
セス入出力データを、マツプ情報で規定されたイ
メージメモリ１ｆのメモリ位置に転送する。
CPU１ａがユーザプログラム実行時には、イメ
ージメモリ１ｆの内容を読出して演算処理を行
い、結果をイメージメモリ１ｆ内の出力イメージ
メモリに書込む。プログラムの一回の実行が終了
すると、マツピング部１ｉは出力イメージメモリ
１ｈの内容データを、出力マツプメモリ１ｌの情
報に従つてプロセス出力信号として出力する。
以上の様に動作するので、不規則な配列のプロ
セス入出力データに対して規則的なプログラム実
行を行う場合でも、プロセス入出力データとイメ
ージメモリ１ｆの写像を任意に行うことができる
ようになり、イメージメモリ１ｆ上に規則的な配
列となるよう写像すれば、インデクスレジスタ等
を用いることにより、規則的な演算処理を効率的
にプログラミングすることが可能となる。第３図
にプロセス入力Iw100，Iw102，Iw105，Iw108の
内容にK20（10進数の20）を加算し、データメモ
リMw200〜Mw203へ格納するプログラミング例
を示す。
セス入出力データに対して規則的なプログラム実
行を行う場合でも、プロセス入出力データとイメ
ージメモリ１ｆの写像を任意に行うことができる
ようになり、イメージメモリ１ｆ上に規則的な配
列となるよう写像すれば、インデクスレジスタ等
を用いることにより、規則的な演算処理を効率的
にプログラミングすることが可能となる。第３図
にプロセス入力Iw100，Iw102，Iw105，Iw108の
内容にK20（10進数の20）を加算し、データメモ
リMw200〜Mw203へ格納するプログラミング例
を示す。
なお、上記実施例ではプロセス入出力に対して
のみ、マツピング処理を行つたが、データメモリ
に対して同じく適用してもよく、また、プログラ
ミングを容易にするためにイメージメモリの各領
域にラベルを付け、プログラミング時にはラベル
によりイメージメモリ領域を参照するような機能
を追加してもよい。また、上記実施例ではワード
単位でマツピングを行うものについて説明した
が、ビツト単位又は他のデータ型単位にマツピン
グを行うように構成してもよく、上記実施例と同
様の効果を奏する。
のみ、マツピング処理を行つたが、データメモリ
に対して同じく適用してもよく、また、プログラ
ミングを容易にするためにイメージメモリの各領
域にラベルを付け、プログラミング時にはラベル
によりイメージメモリ領域を参照するような機能
を追加してもよい。また、上記実施例ではワード
単位でマツピングを行うものについて説明した
が、ビツト単位又は他のデータ型単位にマツピン
グを行うように構成してもよく、上記実施例と同
様の効果を奏する。
以上のように、この発明によればマツプ編集部
によつてプロセス入出力と前記イメージメモリの
対応関係の編集を行ない、このマツプ編集部の出
力情報をマツプ編集部によつてマツプ情報に変換
してマツプメモリに記憶させ、マツピング部でこ
のマツプメモリの情報に従つてプロセス入出力と
イメージメモリの間でデータ転送を行うように構
成したので、プロセス入出力とイメージメモリの
写像を任意に行うことが可能となり、プログラミ
ングはイメージメモリ上のデータを対象として行
われ、不規則な配列のプロセス入出力データに対
しても、規則的な演算処理プログラムを効率的に
作成することができ、プログラミング，デバツグ
作業の効率化、さらにはプログラムメモリ効率の
向上をはかることができる効果がある。
によつてプロセス入出力と前記イメージメモリの
対応関係の編集を行ない、このマツプ編集部の出
力情報をマツプ編集部によつてマツプ情報に変換
してマツプメモリに記憶させ、マツピング部でこ
のマツプメモリの情報に従つてプロセス入出力と
イメージメモリの間でデータ転送を行うように構
成したので、プロセス入出力とイメージメモリの
写像を任意に行うことが可能となり、プログラミ
ングはイメージメモリ上のデータを対象として行
われ、不規則な配列のプロセス入出力データに対
しても、規則的な演算処理プログラムを効率的に
作成することができ、プログラミング，デバツグ
作業の効率化、さらにはプログラムメモリ効率の
向上をはかることができる効果がある。
第１図はこの発明の一実施例による演算制御シ
ステムを示すブロツク図、第２図はその表示部に
出力される画面例を示す説明図、第３図はそのプ
ログラミング例を示す説明図、第４図は従来の演
算制御システムを示すブロツク図、第５図はその
プログラミング例を示す説明図である。 １は演算制御装置、１ｆはイメージメモリ、１
ｉはマツピング部、１ｊはマツプメモリ、２はプ
ログラミング装置、２ｆはマツプ編集部、２ｇは
マツプ生成部。なお、各図中、同一符号は同一、
又は相当部分を示す。
ステムを示すブロツク図、第２図はその表示部に
出力される画面例を示す説明図、第３図はそのプ
ログラミング例を示す説明図、第４図は従来の演
算制御システムを示すブロツク図、第５図はその
プログラミング例を示す説明図である。 １は演算制御装置、１ｆはイメージメモリ、１
ｉはマツピング部、１ｊはマツプメモリ、２はプ
ログラミング装置、２ｆはマツプ編集部、２ｇは
マツプ生成部。なお、各図中、同一符号は同一、
又は相当部分を示す。
Claims (1)
- １ 設定されたプログラムに従つてプロセス入出
力信号、データの演算を行うストアードプログラ
ム方式の演算制御装置と、外部から与えられた指
令に基づいて前記演算制御装置にプログラムの書
き込み、デバツグ処理等を行わせるべく指令出力
するプログラミング装置によつて構成される演算
制御システムにおいて、前記演算制御装置は、プ
ログラムの実行に必要な前記プロセス入出力の全
データを一時記憶するイメージメモリと、離散的
な前記プロセス入出力の各アドレスと前記イメー
ジメモリにおける連続する各アドレスとの対応関
係を記憶するマツプメモリと、前記マツプメモリ
の情報に従つて前記プロセス入出力と前記イメー
ジメモリの間でデータ転送を行うマツピング部と
を備え、前記プログラミング装置は、前記プロセ
ス入出力の各アドレスと前記イメージメモリにお
ける連続する各アドレスとの対応関係の編集を行
うマツプ編集部と、このマツプ編集部の編集結果
を受けて、この情報を前記マツプメモリが記憶す
るマツプ情報に変換するマツプ生成部とを備えた
ことを特徴とする演算制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239377A JPS6394303A (ja) | 1986-10-09 | 1986-10-09 | 演算制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239377A JPS6394303A (ja) | 1986-10-09 | 1986-10-09 | 演算制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6394303A JPS6394303A (ja) | 1988-04-25 |
| JPH0420481B2 true JPH0420481B2 (ja) | 1992-04-03 |
Family
ID=17043871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239377A Granted JPS6394303A (ja) | 1986-10-09 | 1986-10-09 | 演算制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6394303A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274202A (ja) * | 1988-04-27 | 1989-11-02 | Japan Tobacco Inc | ループ制御装置 |
| JPH03149605A (ja) * | 1989-11-07 | 1991-06-26 | Fanuc Ltd | Ｐｃの信号転送制御方式 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206907A (en) * | 1981-06-15 | 1982-12-18 | Hitachi Ltd | Sequence forming device |
| JPS5911406A (ja) * | 1982-07-12 | 1984-01-21 | Toshiba Corp | プロセス計算機のオンラインシミユレ−タ |
| JPS5930108A (ja) * | 1982-08-09 | 1984-02-17 | Toyota Motor Corp | 設備の稼働制御方法 |
| JPS6011904A (ja) * | 1983-06-30 | 1985-01-22 | Ricoh Co Ltd | ２値信号処理方式 |
-
1986
- 1986-10-09 JP JP61239377A patent/JPS6394303A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6394303A (ja) | 1988-04-25 |
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