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JPH0430176B2 - - Google Patents
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JPH0430176B2 - - Google Patents

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JPH0430176B2
JPH0430176B2 JP58025025A JP2502583A JPH0430176B2 JP H0430176 B2 JPH0430176 B2 JP H0430176B2 JP 58025025 A JP58025025 A JP 58025025A JP 2502583 A JP2502583 A JP 2502583A JP H0430176 B2 JPH0430176 B2 JP H0430176B2
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polycrystalline silicon
silicon layer
oxygen
semiconductor device
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]

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  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、多結晶シリコンを酸化して2層の
電極間の層間絶縁層とする半導体装置の製造方法
の改良に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an improvement in a method for manufacturing a semiconductor device in which polycrystalline silicon is oxidized to form an interlayer insulating layer between two electrode layers.

〔従来技術〕[Prior art]

以下、二層ゲート電極構造半導体装置の製造方
法を例に取つて説明する。
Hereinafter, a method for manufacturing a semiconductor device with a two-layer gate electrode structure will be described as an example.

第1図は従来の方法で製造された二層ゲート電
極構造半導体装置の主要部の断面図である。第1
図において、1は半導体基体、2は半導体基体1
の表面部に形成された隣りあう素子間の絶縁を行
うために形成されたフイールド酸化膜、3はフイ
ールド酸化膜2上から第1ゲート酸化膜(フイー
ルド酸化膜2に紙面に垂直方向に連らなつている
が図示されていない。)上にわたつて所定のパタ
ーンに形成された第1の多結晶シリコン層の後述
の第2ゲート酸化膜が熱酸化により形成されたと
きに酸化されなかつた残存部分からなる第1層ゲ
ート電極、4は第1の多結晶シリコン層を酸化す
ることによつて形成された第2ゲート酸化膜、5
は第2ゲート酸化膜4上に形成された第2の多結
晶シリコン層からなる第2ゲート電極である。
FIG. 1 is a cross-sectional view of the main parts of a double-layer gate electrode structure semiconductor device manufactured by a conventional method. 1st
In the figure, 1 is a semiconductor substrate, 2 is a semiconductor substrate 1
3 is a field oxide film formed on the surface of the field oxide film 2 to provide insulation between adjacent elements; 3 is a first gate oxide film (continuing to the field oxide film 2 in a direction perpendicular to the plane of the paper) from above the field oxide film 2; (not shown in the figure.) The remaining portion of the first polycrystalline silicon layer that was not oxidized when a second gate oxide film (described later) was formed by thermal oxidation. a first layer gate electrode 4 consisting of a second gate oxide film formed by oxidizing the first polycrystalline silicon layer;
is a second gate electrode made of a second polycrystalline silicon layer formed on the second gate oxide film 4.

上記の二層ゲート電極構造半導体装置の製造に
おいては、フイールド酸化膜2上および第1ゲー
ト酸化膜上にわたつて気相成長法によつて第1の
多結晶シリコン層を生成させる。次の第1の多結
晶シリコン層にリンを拡散させて比抵抗を下げ
る。次に第1の多結晶シリコン層の表面側を熱酸
化することにより第2ゲート酸化膜4を形成す
る。このとき、第1の多結晶シリコン層の残存部
分が第1層ゲート電極3となる。さらに、この第
2ゲート酸化膜4上に第2の多結晶シリコン層か
らなる第2層ゲート電極5を形成することによつ
て製造工程の主要部が完了する。
In manufacturing the above-described two-layer gate electrode structure semiconductor device, a first polycrystalline silicon layer is formed over the field oxide film 2 and the first gate oxide film by vapor phase growth. Phosphorus is diffused into the next first polycrystalline silicon layer to lower the specific resistance. Next, a second gate oxide film 4 is formed by thermally oxidizing the surface side of the first polycrystalline silicon layer. At this time, the remaining portion of the first polycrystalline silicon layer becomes the first layer gate electrode 3. Furthermore, the main part of the manufacturing process is completed by forming a second layer gate electrode 5 made of a second polycrystalline silicon layer on this second gate oxide film 4.

第2ゲート酸化膜4はリンを拡散させた第1の
多結晶シリコン層の表面側を熱酸化させて形成す
るが、熱酸化方法の違いに伴つて、第2ゲート酸
化膜4の下にある第1の多結晶シリコン層の残存
部分である第1層ゲート電極3の表面形状が非常
に異なつた状態になり、第1層ゲート電極3と第
2層ゲート電極5との耐圧も影響を受ける。
The second gate oxide film 4 is formed by thermally oxidizing the surface side of the first polycrystalline silicon layer in which phosphorus is diffused. The surface shape of the first layer gate electrode 3, which is the remaining portion of the first polycrystalline silicon layer, becomes very different, and the breakdown voltage between the first layer gate electrode 3 and the second layer gate electrode 5 is also affected. .

すなわち、従来の第2ゲート酸化膜4は、第1
の多結晶シリコン層の熱酸化によつて形成されて
いたが、第1の多結晶シリコン層はリン拡散を行
うので熱酸化した場合、第2ゲート酸化膜4の下
の第1層ゲート電極3は、リンと熱とによる影響
で多結晶シリコンの再結晶が起こり、表面に凹凸
が生じ、電界集中が起こつて第1層ゲート電極3
と第2層ゲート電極5との間の耐圧が低下する。
That is, the conventional second gate oxide film 4 is
However, since the first polycrystalline silicon layer undergoes phosphorus diffusion, when thermally oxidized, the first layer gate electrode 3 under the second gate oxide film 4 In this case, recrystallization of polycrystalline silicon occurs due to the effects of phosphorus and heat, creating unevenness on the surface and concentration of electric field, which causes the first layer gate electrode 3
The breakdown voltage between the gate electrode 5 and the second layer gate electrode 5 decreases.

〔発明の概要〕[Summary of the invention]

この発明は、従来のものの前述の欠点を除去す
る目的でなされたもので、二層電極構造の半導体
装置の製造に際して、半導体基体上に絶縁膜を介
してまたは介さずに形成した下敷電極層上に形成
した酸素ドープ多結晶シリコン層の上面側を酸化
させて層間絶縁層とすると共に酸素ドープ多結晶
シリコン層の酸化されずに残存した部分と下敷電
極層との複合層を第1層目電極とすることによつ
て第1層目電極の上面部の凹凸を無くし、第1層
目電極と第2層目電極との間の耐圧を向上させる
半導体装置の製造方法を提供するものである。
The present invention has been made for the purpose of eliminating the above-mentioned drawbacks of the conventional devices, and is intended to provide a method for manufacturing a semiconductor device having a two-layer electrode structure, by forming a layer on an underlying electrode layer formed on a semiconductor substrate with or without an insulating film. The upper surface side of the oxygen-doped polycrystalline silicon layer formed in the above is oxidized to form an interlayer insulating layer, and the composite layer of the portion of the oxygen-doped polycrystalline silicon layer that remains unoxidized and the underlying electrode layer is used as the first layer electrode. By doing so, there is provided a method for manufacturing a semiconductor device in which unevenness on the upper surface of the first layer electrode is eliminated and the withstand voltage between the first layer electrode and the second layer electrode is improved.

〔発明の実施例〕[Embodiments of the invention]

以下、この発明を二層ゲート電極構造半導体装
置の製造に適用した実施例に基づいて、この発明
を説明する。
The present invention will be described below based on an example in which the present invention is applied to the manufacture of a semiconductor device with a double-layered gate electrode structure.

第2図は実施例の方法で製造された二層ゲート
電極構造半導体装置の主要部の断面図である。第
2図において、第1図と同一符号は第1図にて示
したものと同様のものを表わている。3aはフイ
ールド酸化膜2上から第1ゲート酸化膜(図示せ
ず)上にわたつて形成され第1層ゲート電極の一
部を構成するリンドーブ多結晶シリコン層、3b
はリンドーブ多結晶シリコン層3a上に形成され
た酸素ドープ多結晶シリコン層の後述の第2ゲー
ト酸化膜が熱酸化により形成されたときに酸化さ
れなかつた残存部分である。リンドープ多結晶シ
リコン層3aと酸素ドープ多結晶シリコン層の残
存部分3bとが第1層ゲート電極3を構成する。
4aは酸素ドープ多結晶シリコン層の上面側の酸
化によつて形成された第2ゲート酸化膜である。
FIG. 2 is a cross-sectional view of the main parts of a double-layer gate electrode structure semiconductor device manufactured by the method of the example. In FIG. 2, the same reference numerals as in FIG. 1 represent the same components as shown in FIG. 3a is a lint-doped polycrystalline silicon layer formed over the field oxide film 2 and over the first gate oxide film (not shown) and constitutes a part of the first layer gate electrode; 3b;
is a remaining portion of the oxygen-doped polycrystalline silicon layer formed on the phosphorus-doped polycrystalline silicon layer 3a that was not oxidized when a second gate oxide film, which will be described later, was formed by thermal oxidation. The phosphorus-doped polycrystalline silicon layer 3a and the remaining portion 3b of the oxygen-doped polycrystalline silicon layer constitute the first layer gate electrode 3.
4a is a second gate oxide film formed by oxidizing the upper surface side of the oxygen-doped polycrystalline silicon layer.

次に、実施例の方法について説明する。 Next, the method of the example will be explained.

第1層ゲート電極の一部となるリンドープ多結
晶シリコンは減圧法によつて気相成長で生成さ
せ、リンを拡散することによつて比抵抗を下げ
る。次に、酸素ドープ多結晶シリコン層を温度
630℃、シランガス(SiH4)、亜酸化窒素ガス
(N2O)、ヘリウムガス(He)の条件のもとで減
圧気相成長法により膜厚が1000Åのものを生成さ
せる。この時の酸素濃度は30原子百分率である。
Phosphorus-doped polycrystalline silicon, which becomes a part of the first layer gate electrode, is produced by vapor phase growth using a reduced pressure method, and the resistivity is lowered by diffusing phosphorus. Next, the oxygen-doped polycrystalline silicon layer is heated to
A film with a thickness of 1000 Å is produced by low pressure vapor phase epitaxy at 630° C. under the conditions of silane gas (SiH 4 ), nitrous oxide gas (N 2 O), and helium gas (He). The oxygen concentration at this time is 30 atomic percent.

この酸素ドープ多結晶シリコンを1000Åのうち
の上面側700Åを熱酸化することにより第2ゲー
ト酸化膜4aを形成する。第2ゲート酸化膜4a
を酸素ドープ多結晶シリコンで形成した場合、第
2ゲート酸化膜4aの下にある酸化されずに残存
している酸素ドープ多結晶シリコン中にはトラツ
プが多く存在し、それによりリンが入りこまない
ので、熱による多結晶シリコンの再結晶がほとん
ど起こらない。この効果により、第1層ゲート電
極3の表面には凹凸がなくなり、電界集中が少な
くなるので、第1層ゲート電極3と第2層ゲート
電極5との間の耐圧が上がつた。
A second gate oxide film 4a is formed by thermally oxidizing the upper surface side of 700 Å out of 1000 Å of this oxygen-doped polycrystalline silicon. Second gate oxide film 4a
When formed of oxygen-doped polycrystalline silicon, there are many traps in the oxygen-doped polycrystalline silicon that remains unoxidized under the second gate oxide film 4a, which prevents phosphorus from entering. Therefore, recrystallization of polycrystalline silicon due to heat hardly occurs. As a result of this effect, the surface of the first layer gate electrode 3 is free from irregularities and electric field concentration is reduced, so that the withstand voltage between the first layer gate electrode 3 and the second layer gate electrode 5 is increased.

上記の説明においては、リンが添加されていな
い多結晶シリコン層にリンを拡散させてリンドー
プ多結晶シリコン層とする場合について説明した
が、拡散の代りにリンをイオン注入してもよく、
また、リンの雰囲気中で多結晶シリコン層を生成
させてリンドープ多結晶シリコン層としてもよ
い。
In the above explanation, the case where phosphorus is diffused into a polycrystalline silicon layer to which phosphorus is not added to form a phosphorus-doped polycrystalline silicon layer is explained, but instead of diffusion, phosphorus may be ion-implanted.
Alternatively, a polycrystalline silicon layer may be formed in a phosphorus atmosphere to form a phosphorus-doped polycrystalline silicon layer.

また、上記の実施例では、この発明を二層ゲー
ト構造半導体装置の製造に適用した場合について
述べたが、この発明は、その他に多結晶シリコン
層を酸化させて層間絶縁層とする半導体装置の製
造に広く適用することができるものである。
Further, in the above embodiment, a case was described in which the present invention was applied to manufacturing a semiconductor device with a two-layer gate structure. It can be widely applied to manufacturing.

さらに、上記の実施例では、第1層目電極が酸
素ドープ多結晶シリコン層の下にリンドープ多結
晶シリコン層が介在する場合について述べたが、
酸素ドープ多結晶の下に他の電極層、例えば、モ
リブデンシリサイド層が介在する場合にも、この
発明を適用することができる。
Furthermore, in the above embodiment, the case where the first layer electrode is a phosphorus-doped polycrystalline silicon layer interposed below an oxygen-doped polycrystalline silicon layer is described;
The present invention can also be applied to a case where another electrode layer, for example, a molybdenum silicide layer, is interposed below the oxygen-doped polycrystal.

〔発明の効果〕〔Effect of the invention〕

この発明の半導体装置の製造方法においては、
第1層目電極の上面側を構成する酸素ドープ多結
晶シリコン層の上面部に凹凸が生じないので、第
1層目電極と第2層目電極との間の耐圧が向上す
る。
In the method of manufacturing a semiconductor device of the present invention,
Since no unevenness occurs on the upper surface of the oxygen-doped polycrystalline silicon layer constituting the upper surface side of the first layer electrode, the withstand voltage between the first layer electrode and the second layer electrode is improved.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の方法で製造された二層ゲート電
極構造半導体装置の主要部の断面図、第2図はこ
の発明の一実施例の方法で製造された二層ゲート
電極構造半導体装置の主要部の断面図である。 図において、1は半導体基体、2はフイールド
酸化膜(絶縁膜)、3は第1層ゲート電極(第1
層目電極)、3aはリンドープ多結晶シリコン層
(下敷電極層)、3bは酸素ドープ多結晶シリコン
層の酸化されなかつた残存部分、4,4aは第2
ゲート酸化膜(層間絶縁層)、5は第2層ゲート
電極(第2層目電極)である。なお、図中同一符
号はそれぞれ同一または相当部分を示す。
FIG. 1 is a cross-sectional view of the main parts of a semiconductor device with a two-layer gate electrode structure manufactured by a conventional method, and FIG. FIG. In the figure, 1 is a semiconductor substrate, 2 is a field oxide film (insulating film), and 3 is a first layer gate electrode (first layer gate electrode).
3a is a phosphorus-doped polycrystalline silicon layer (underlying electrode layer), 3b is a remaining portion of the oxygen-doped polycrystalline silicon layer that has not been oxidized, 4 and 4a are second
A gate oxide film (interlayer insulating layer), 5 is a second layer gate electrode (second layer electrode). Note that the same reference numerals in the figures indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】 1 半導体基体上に絶縁膜を介してまたは介さず
に下敷電極層を形成する工程、上記下敷電極層上
に酸素ドープ多結晶シリコン層を形成する工程、
上記酸素ドープ多結晶シリコン層の上面側を酸化
させて層間絶縁層とすると共に上記酸素ドープ多
結晶シリコン層の酸化されずに残存した部分と上
記下敷電極層とによつて第1層目電極を構成する
工程、および上記層間絶縁層上に第2層目電極を
形成する工程を備えたことを特徴とする半導体装
置の製造方法。 2 酸素ドープ多結晶シリコン層の酸素濃度が1
原子百分率以上であることを特徴とする特許請求
の範囲第1項記載の半導体装置の製造方法。 3 下敷電極層が拡散またはイオン注入によつて
リンが添加された多結晶シリコン層であることを
特徴とする特許請求の範囲第1項または第2項記
載の半導体装置の製造方法。 4 下敷電極層がリンを含有した雰囲気中で形成
されたリンが添付された多結晶シリコン層である
ことを特徴とする特許請求の範囲第1項または第
2項記載の半導体装置の製造方法。 5 下敷電極層がモリブデンシリサイドであるこ
とを特徴とする特許請求の範囲第1項または第2
項記載の半導体装置の製造方法。
[Claims] 1. A step of forming an underlying electrode layer on a semiconductor substrate with or without an insulating film, a step of forming an oxygen-doped polycrystalline silicon layer on the underlying electrode layer,
The upper surface side of the oxygen-doped polycrystalline silicon layer is oxidized to form an interlayer insulating layer, and a first layer electrode is formed using the portion of the oxygen-doped polycrystalline silicon layer that remains unoxidized and the underlying electrode layer. A method for manufacturing a semiconductor device, comprising a step of configuring the interlayer insulating layer, and a step of forming a second layer electrode on the interlayer insulating layer. 2 The oxygen concentration of the oxygen-doped polycrystalline silicon layer is 1
2. The method of manufacturing a semiconductor device according to claim 1, wherein the atomic percentage is greater than or equal to atomic percent. 3. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein the underlying electrode layer is a polycrystalline silicon layer to which phosphorus is added by diffusion or ion implantation. 4. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein the underlying electrode layer is a polycrystalline silicon layer to which phosphorus is attached, which is formed in an atmosphere containing phosphorus. 5. Claim 1 or 2, wherein the underlying electrode layer is made of molybdenum silicide.
A method for manufacturing a semiconductor device according to section 1.
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