JPH0431190B2 - - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/36—Unipolar devices
- H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、高速半導体装置の製造方法に於い
て、ベース層、エツチング停止層、ベース・コン
タクト層を順に成長させ、該ベース・コンタクト
層を表面から前記エツチング停止層に到達するま
で選択的にエツチングし、そのエツチングされた
部分には電位障壁層及びエミツタ（或いはコレク
タ）層を順に成長させ、残留しているベース・コ
ンタクト層上にはベース電極を形成すことに依
り、ベース層自体は極めて薄く形成されていて
も、ベース電極がオーミツク・コンタクトする下
地は充分に厚く形成して、ベース抵抗を低く維持
し、また、ベース電極の合金化領域が突き抜ける
虞もないようにしたものである。Detailed Description of the Invention [Summary] The present invention provides a method for manufacturing a high-speed semiconductor device in which a base layer, an etching stop layer, and a base contact layer are grown in order, and the base contact layer is etched from the surface. Selective etching is performed until the stop layer is reached, a potential barrier layer and an emitter (or collector) layer are sequentially grown on the etched portion, and a base electrode is formed on the remaining base contact layer. Therefore, even if the base layer itself is formed extremely thin, the base with which the base electrode makes ohmic contact must be formed sufficiently thick to maintain the base resistance low and to prevent the alloyed region of the base electrode from penetrating. It was designed so that there was no such thing.
本発明は、ホツト・エレクトロン・トランジス
タ（hot electron transistor：HET）と呼ばれ
る高速半導体装置の改良に関する。
The present invention relates to improvements in high-speed semiconductor devices called hot electron transistors (HETs).
近年、AlGaAs／GaAsやInGaAs／InPなどの
ヘテロ接合を有する高性能の高速半導体装置に関
する研究・開発が盛んである。
In recent years, research and development on high-performance, high-speed semiconductor devices having heterojunctions such as AlGaAs/GaAs and InGaAs/InP have been active.
前記HETもその一種であり、この種の半導体
装置としては、現状に於いても、比較的大きな電
流を取り出すことができるので、極めて有望視さ
れている。 The above-mentioned HET is one such type of semiconductor device, and even at present, it is considered extremely promising because it can draw out a relatively large current.
第３図は本発明者らが試作したAlGaAs／
GaAs系ヘテロ接合HETを説明する為の要部切断
側面図を表している。 Figure 3 shows the AlGaAs/
This figure shows a cutaway side view of essential parts to explain a GaAs-based heterojunction HET.
図に於いて、２１は半絶縁性のGaAs基板、２
２はn+型GaAsコレクタ・コンタクト層、２３は
ｎ型GaAsコレクタ層、２４はｉ型AlGaAsコレ
クタ側電位障壁層、２５はｎ型GaAsベース層、
２６はｉ型AlGaAsエミツタ側電位障壁層、２７
はｎ型GaAsエミツタ層、２８はn+型GaAsエミ
ツタ・コンタクト層、２９はエミツタ電極、３０
はベース電極、３１はコレクタ電極をそれぞれ示
している。 In the figure, 21 is a semi-insulating GaAs substrate;
2 is an n + type GaAs collector contact layer, 23 is an n type GaAs collector layer, 24 is an i type AlGaAs collector side potential barrier layer, 25 is an n type GaAs base layer,
26 is an i-type AlGaAs emitter side potential barrier layer, 27
is an n-type GaAs emitter layer, 28 is an n + type GaAs emitter contact layer, 29 is an emitter electrode, 30
3 represents a base electrode, and 31 represents a collector electrode.
このHETに於ける各部分の諸データを例示す
ると次の通りである。 Examples of data for each part of this HET are as follows.
コレクタ・コンタクト層２２について
厚さ：400〔nm〕
不純物濃度：５×1018〔cm-3〕
コレクタ層２３について
厚さ：100〔nm〕
不純物濃度：１×1017〔cm-3〕
コレクタ側電位障壁層２４について
厚さ：200〔nm〕
ｘ値：0.2
ベース層２５について
厚さ：100：〔nm〕
不純物濃度：５×1018〔cm-3〕
エミツタ側電位障壁層２６について
厚さ：150〔nm〕
ｘ値：0.25
エミツタ層２７について
厚さ：100〔nm〕
不純物濃度：１×1017〔cm-3〕
エミツタ・コレクタ層２８について
厚さ：400〔nm〕
不純物濃度：５×1018〔cm-3〕
エミツタ電極２９、ベース電極３０、コレク
タ電極３１について
材料：Au・Ge／Au
厚さ：20〔nm〕／280〔nm〕
このようなHETに於いては、コレクタ層２２
とエミツタ層２７間に電圧を印加しておき、その
状態でベース層２５に電圧を印加すると、エミツ
タ層からの電子はエミツタ側電位障壁層２６をト
ンネリングに依り通過してベース層２５に注入さ
れ、そこで電位エネルギ（0.3〔eV〕）が運動エネ
ルギに変換され、ホツト・エレクトロンとなつて
超高速で通過しコレクタ層２３に到達するもので
ある。 Collector contact layer 22 thickness: 400 [nm] Impurity concentration: 5×10 18 [cm -3 ] Collector layer 23 thickness: 100 [nm] Impurity concentration: 1×10 17 [cm -3 ] Collector side Thickness of the potential barrier layer 24: 200 [nm] x value: 0.2 Thickness of the base layer 25: 100: [nm] Impurity concentration: 5×10 18 [cm -3 ] Thickness of the potential barrier layer 26 on the emitter side: 150 [nm] x value: 0.25 Thickness of emitter layer 27: 100 [nm] Impurity concentration: 1×10 17 [cm -3 ] Thickness of emitter/collector layer 28: 400 [nm] Impurity concentration: 5×10 18 [cm -3 ] About the emitter electrode 29, base electrode 30, and collector electrode 31 Material: Au/Ge/Au Thickness: 20 [nm]/280 [nm] In such a HET, the collector layer 22
When a voltage is applied between the emitter layer 27 and the emitter layer 27 and a voltage is applied to the base layer 25 in this state, electrons from the emitter layer pass through the emitter side potential barrier layer 26 by tunneling and are injected into the base layer 25. There, potential energy (0.3 [eV]) is converted into kinetic energy, which becomes hot electrons that pass through at an extremely high speed and reach the collector layer 23.
前記したように、ベース層２５の厚さが100
〔nm〕であるとした場合、そこを通過する時間
は、約0.1〔ps〕程度であり、非常な高速動作が可
能である。 As mentioned above, the thickness of the base layer 25 is 100
[nm], the time it takes to pass through it is about 0.1 [ps], making extremely high-speed operation possible.
前記説明したHETに於けるベース層２５の厚
さは100〔nm〕であつて、比較的、厚く形成され
ている為、電流増幅率hFEは温度40〔Ｋ〕に於いて
１〜２程度に留まり、通常の場合10〜30程度を必
要とするのに比較すると著しく小さく、実用化の
面で問題を残している。
The thickness of the base layer 25 in the HET described above is 100 [nm], which is relatively thick, so the current amplification factor h FE is about 1 to 2 at a temperature of 40 [K]. This is significantly smaller than the 10 to 30 required in normal cases, and remains a problem in terms of practical application.
ところで、電流増幅率hFEを10以上とするには、
ベース層２５の厚さを20〜30〔nm〕程度にすると
良いが、そのようにした場合、ベース・エミツタ
間のシート抵抗が著しく高くなり、コレクタ電流
をベース電流で制御する、所謂、トランジスタ作
用を果たすことが不可能になる。しかも、ベース
層を薄くすると、そこにAu・Ge／Auなどから
なるベース電極をオーミツク・コンタクトさせた
場合、その合金化領域がベース層を突き抜けてベ
ース・コレクタ間耐圧が低下したり、短絡を生じ
たりする。 By the way, in order to make the current amplification factor hFE 10 or more,
It is preferable to set the thickness of the base layer 25 to about 20 to 30 [nm], but in that case, the sheet resistance between the base and emitter becomes significantly high, resulting in a so-called transistor action in which the collector current is controlled by the base current. becomes impossible to fulfill. Furthermore, if the base layer is thinned, and a base electrode made of Au, Ge, Au, etc. is brought into ohmic contact with it, the alloyed region will penetrate through the base layer, reducing the base-collector breakdown voltage and causing short circuits. Occurs.
本発明は、前記したような高速半導体装置に於
いて、電流増幅率hFEが充分に高くなるようにベ
ース層を薄くしても、ベース・コンタクト抵抗並
びにベース・エミツタ間のシート抵抗などベース
抵抗が大きくならない構成にして良好なトランジ
スタ作用を維持させ、且つ、ベース電極の合金化
領域がベース層を突き抜けてベース・コレクタ耐
圧が低下したり、短絡を生ずることなどを防止で
きるようにする。 In the high-speed semiconductor device as described above, the present invention has the advantage that even if the base layer is thinned so that the current amplification factor h FE is sufficiently high, the base resistance such as the base contact resistance and the base-emitter sheet resistance is reduced. To maintain a good transistor function with a structure that does not increase the resistance, and to prevent an alloyed region of a base electrode from penetrating a base layer to lower base-collector breakdown voltage or cause a short circuit.
本発明に依る高速半導体装置の製造方法では、
ベース層（例えばn+型GaAsベース層４）上にエ
ツチング停止層（例えばn+型AlGaAsエツチング
停止層５）並びにベース・コンタクト層（例えば
n+型GaAsベース・コンタクト層６）を順に成長
させ、次いで、エミツタ（或いはコレクタ）形成
予定領域に相当する前記ベース・コンタクト層の
部分を除去する選択的エツチングを行つて前記エ
ツチング停止層に到達した際に自動的に停止さ
せ、次いで、エミツタ（或いはコレクタ）層を順
に成長させ、その後、残してある前記ベース・コ
レクタ層上にベース電極（例えばベース電極１
１）を形成するようにしている。
In the method for manufacturing a high-speed semiconductor device according to the present invention,
On the base layer (e.g. n + type GaAs base layer 4), an etch stop layer (e.g. n + type AlGaAs etch stop layer 5) and a base contact layer (e.g.
An n + type GaAs base contact layer 6) is sequentially grown, and then selective etching is performed to remove a portion of the base contact layer corresponding to the area where the emitter (or collector) is to be formed to reach the etching stop layer. Then, emitter (or collector) layers are grown in order, and then a base electrode (for example, base electrode 1) is grown on the remaining base/collector layer.
1).
前記のように手段を採ると、電流増幅率を高く
する為にベース層を薄くしても、ベース電極がコ
ンタクトする下地は充分に厚く形成されているの
で、ベース抵抗は低く維持され、また、ベース電
極の合金化領域が突き抜けるなどの虞もない。
By taking the above measures, even if the base layer is thinned to increase the current amplification factor, the base with which the base electrode contacts is formed sufficiently thick, so the base resistance is maintained low. There is no fear that the alloyed region of the base electrode will penetrate.
第１図Ａ乃至Ｄは本発明一実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図
を表し、以下、これ等の図を参照しつつ説明す
る。
FIGS. 1A to 1D are cross-sectional side views of essential parts of a semiconductor device at key points in the process for explaining one embodiment of the present invention, and the following description will be made with reference to these figures.
第１図Ａ参照
(1) 分子ビーム・エピタキシヤル成長
（molecular beam epitaxy：MBE）法を適用
することに依り、半絶縁性のGaAs基板１上に
n+型GaAsコレクタ層２、ｉ型AlGaAsコレク
タ側電位障壁層３、n+型GaAsベース層４、
n+AlGaAsエツチング停止層５、n+型GaAsベ
ース・コンタクト層６を成長させる。See Figure 1A (1) By applying the molecular beam epitaxy (MBE) method, the
n + type GaAs collector layer 2, i type AlGaAs collector side potential barrier layer 3, n + type GaAs base layer 4,
An n + AlGaAs etch stop layer 5 and an n + type GaAs base contact layer 6 are grown.
この場合に於ける各部分のデータを例示する
と次の通りである。 Examples of data for each part in this case are as follows.
コレクタ層２について
厚さ：400〔nm〕
不純物濃度：５×1018〔cm-3〕
コレクタ側電位障壁層３について
厚さ：200〔nm〕
ｘ値：0.2
ベース層４について
厚さ：20〜30〔nm〕
不純物濃度：５×1018〔cm-3〕
エツチング停止層５について
厚さ：２〜３〔nm〕
不純物濃度：５×1018〔cm-3〕
ベース・コンタクト層６について
厚さ：400〔nm〕
不純物濃度：５×1018〔cm-3〕
第１図Ｂ参照
(2) 化学気相堆積（chemical vapor
deposition：CVD）法を適用することに依り、
厚さ約5000〔Å〕程度のSiO2膜７を形成してか
ら、通常のフオト・リソグラフイ技術にて、エ
ミツタ領域形成予定部分のSiO2膜７をパター
ニングして開口７Ａを形成する。 About collector layer 2 Thickness: 400 [nm] Impurity concentration: 5×10 18 [cm -3 ] About collector side potential barrier layer 3 Thickness: 200 [nm] x value: 0.2 About base layer 4 Thickness: 20~ 30 [nm] Impurity concentration: 5×10 18 [cm -3 ] About etching stop layer 5 Thickness: 2 to 3 [nm] Impurity concentration: 5×10 18 [cm -3 ] About base contact layer 6 Thickness :400 [nm] Impurity concentration: 5×10 18 [cm -3 ] See Figure 1B (2) Chemical vapor deposition
By applying the deposition (CVD) method,
After forming the SiO 2 film 7 with a thickness of about 5000 Å, the SiO 2 film 7 in the portion where the emitter region is to be formed is patterned using ordinary photolithography technology to form the opening 7A.
(3) CCl2F2をエツチング・ガスとするドライ・
エツチング法を適用することに依り、SiO2膜
７をマスクとしてベース・コンタクト層６のエ
ツチングを行い、凹所５Ａを形成する。(3) Dry etching using CCl 2 F 2 as etching gas
By applying an etching method, the base contact layer 6 is etched using the SiO 2 film 7 as a mask to form a recess 5A.
尚、このエツチングはエツチング停止層５の
存在に依り、自動的に停止するので特別な制御
は不要である。 Note that this etching is automatically stopped due to the presence of the etching stop layer 5, so no special control is required.
第１図Ｃ参照
(4) MBE法或いは有機金属化学気相堆積
（metalorganics chemical vapour
deposition：MOCVD）法を適用することに依
り、ｉ型AlGaAsエミツタ側電位障壁層８並び
にn+型GaAsエミツタ層９を順に選択再成長さ
せる。See Figure 1C (4) MBE method or metalorganics chemical vapor deposition
By applying a deposition (MOCVD) method, the i-type AlGaAs emitter side potential barrier layer 8 and the n + -type GaAs emitter layer 9 are selectively regrown in this order.
この場合に於ける各部分のデータを例示する
と次の通りである。 Examples of data for each part in this case are as follows.
エミツタ側電位障壁層８について
厚さ：150〔nm〕
エミツタ層９について
厚さ：400〔nm〕
不純物濃度：１〜５×1018〔cm-3〕
尚、この場合、MOCVD法を適用すると、
SiO2膜７上にはAlGaAs及びGaAsは成長しない
ので好都合である。 Regarding the emitter side potential barrier layer 8 Thickness: 150 [nm] Regarding the emitter layer 9 Thickness: 400 [nm] Impurity concentration: 1 to 5 × 10 18 [cm -3 ] In this case, when the MOCVD method is applied,
This is convenient because AlGaAs and GaAs do not grow on the SiO 2 film 7.
第１図Ｄ参照
(5) 通常の技法を適用することに依り、階段状の
メサ・エツチングを行つて、電極コンタクト領
域や絶縁分離を形成したり、また、エミツタ電
極１０、ベース電極１１、コレクタ電極１２を
形成するなどして完成する。尚、これ等電極の
材料としてはAu・Ge／Auを用いて良い。See FIG. 1D (5) By applying conventional techniques, step-like mesa etching is performed to form electrode contact areas and isolation, and also to form emitter electrode 10, base electrode 11, collector electrode 10, etc. This is completed by forming the electrode 12, etc. Note that Au.Ge/Au may be used as the material for these electrodes.
このようにして製造した半導体装置では、ベー
ス層４が20〜30〔nm〕と薄くされていても、ベー
ス電極１１がオーミツク・コンタクトするベー
ス・コンタクト層６は400〔nm〕もあるので、ベ
ース・コンタクト抵抗及びベース・エミツタ間の
シール抵抗は充分に低く、また、ベース電極１１
の合金化領域が突き抜けることもない。 In the semiconductor device manufactured in this way, even though the base layer 4 is thinned to 20 to 30 [nm], the base contact layer 6 with which the base electrode 11 makes ohmic contact is as thick as 400 [nm], so the base・The contact resistance and the seal resistance between the base and emitter are sufficiently low, and the base electrode 11
The alloyed region does not penetrate through.
第２図は他の実施例を解説する為の要部切断側
面図を表し、第１図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとす
る。 FIG. 2 shows a cutaway side view of essential parts for explaining another embodiment, and the same symbols as those used in FIG. 1 indicate the same parts or have the same meanings.
この実施例が第１図について説明した実施例と
相違する点は、半導体装置の完成後、エミツタ電
極１０及びベース電極１１をマスクとしてO+或
いはH+をイオン注入することに依つて絶縁分離
領域１３を形成したことであり、このようにする
とベース・エミツタ間耐圧が向上する。 The difference between this embodiment and the embodiment explained with reference to FIG. 1 is that after the semiconductor device is completed, the insulating isolation region is formed by ion-implanting O + or H + using the emitter electrode 10 and base electrode 11 as masks. 13, and by doing so, the breakdown voltage between the base and emitter is improved.
尚、前記各実施例に於いて、選択再成長界面に
於ける準位などが問題となる場合には、エミツタ
層とコレクタ層を入れ換えて反転型にすると解消
することができる。また、前記各実施例に於い
て、ベース・コンタクト層をイオン注入で形成す
ることも考えられるようが、これは、その後の活
性化熱処理の際にヘテロ接合が破壊されるので好
ましくない。 In each of the above embodiments, if the level at the selective regrowth interface poses a problem, it can be solved by replacing the emitter layer and the collector layer to form an inverted type. Further, in each of the above embodiments, it may be considered to form the base contact layer by ion implantation, but this is not preferable because the heterojunction will be destroyed during the subsequent activation heat treatment.
本発明に依る高速半導体装置の製造方法では、ベ
ース層上にエツチング停止層及びベース・コンタ
クト層を順に成長させ、次いで、エミツタ（或い
はコレクタ）形成予定領域に相当する前記ベー
ス・コンタクト層の部分を除去する選択的エツチ
ングを行つて前記エツチング停止層に到達した際
に自動的に停止させ、次いで、エミツタ（或いは
コレクタ）形成予定領域に電位障壁層並びにエミ
ツタ（或いはコレクタ）層を順に成長させ、その
後、残してあるベース・コンタクト層上にベース
電極を形成するようにしている。
In the method for manufacturing a high-speed semiconductor device according to the present invention, an etching stop layer and a base contact layer are sequentially grown on a base layer, and then a portion of the base contact layer corresponding to a region where an emitter (or collector) is to be formed is grown. Selective etching is performed to remove the etching, and the etching is automatically stopped when the etching stop layer is reached. Next, a potential barrier layer and an emitter (or collector) layer are sequentially grown in the area where the emitter (or collector) is to be formed. Then, a base electrode is formed on the remaining base contact layer.
このような製造方法を適用して得られた高速半
導体装置は、その電流増幅率が充分に高くなるよ
うにベース層が薄くなつていても、ベース・コン
タクト抵抗並びにベース・エミツタ間のシート抵
抗などベース抵抗は充分に低く抑えることが可能
であるから良好なトランジスタ動作をさせること
ができ、また、ベース電極を熱処理に依つて合金
化しても、その合金化領域がベース・コンタクト
層を突き抜けてベース・コレクタ間の耐圧が低下
したり、或いは、短絡を生じたりすることもな
い。 High-speed semiconductor devices obtained by applying this manufacturing method have low base contact resistance, base-emitter sheet resistance, etc., even if the base layer is thin enough to have a sufficiently high current amplification factor. Since the base resistance can be kept sufficiently low, good transistor operation can be achieved.Also, even if the base electrode is alloyed by heat treatment, the alloyed region penetrates through the base contact layer and the base - There is no reduction in the withstand voltage between collectors or short circuits.
第１図Ａ乃至Ｄは本発明一実施例を説明する為
の工程要所に於ける半導体装置の要部切断側面
図、第２図は他の実施例を説明する為の半導体装
置の要部切断側面図、第３図は従来例を説明する
為の半導体装置の要部切断側面図をそれぞれ表し
ている。
図に於いて、１は半絶縁性GaAs基板、２はn+
型GaAsコレクタ層、３はｉ型AlGaAsコレクタ
側電位障壁層、４はn+型GaAsベース層、５はn+
型AlGaAsエツチング停止層、６はn+型GaAsベ
ース・コンタクト層、７はSiO2膜、８はｉ型
AlGaAsエミツタ側電位障壁層、９はn+型GaAs
エミツタ層、１０はエミツタ電極、１１はベース
電極、１２はコレクタ電極、１３は絶縁分離領域
をぞれぞれ示している。
1A to 1D are cross-sectional side views of essential parts of a semiconductor device at important process points for explaining one embodiment of the present invention, and FIG. 2 is a main part of a semiconductor device for explaining another embodiment of the present invention. A cut-away side view and FIG. 3 are cut-away side views of essential parts of a semiconductor device for explaining a conventional example. In the figure, 1 is a semi-insulating GaAs substrate, 2 is an n +
3 is an i-type AlGaAs collector side potential barrier layer, 4 is an n + type GaAs base layer, and 5 is an n + type GaAs collector layer .
type AlGaAs etching stop layer, 6 is n + type GaAs base contact layer, 7 is SiO 2 film, 8 is i type
AlGaAs emitter side potential barrier layer, 9 is n + type GaAs
In the emitter layer, 10 is an emitter electrode, 11 is a base electrode, 12 is a collector electrode, and 13 is an insulating isolation region.
Claims (1)
ス・コンタクト層を順に成長させ、 次いで、エミツタ（或いはコレクタ）形成予定
領域に相当する前記ベース・コンタクト層の部分
を除去する選択的エツチングを行つて前記エツチ
ング停止層に到達した際に自動的に停止させ、 次いで、エミツタ（或いはコレクタ）形成予定
領域に電位障壁層並びにエミツタ（或いはコレク
タ）層を順に成長させ、 その後、残してある前記ベース・コンタクト層
上にベース電極を形成する工程が含まれてなるこ
と を特徴とする高速半導体装置の製造方法。[Claims] 1. Selective etching in which an etching stop layer and a base contact layer are sequentially grown on a base layer, and then a portion of the base contact layer corresponding to a region where an emitter (or collector) is to be formed is removed. The etching is automatically stopped when the etching stop layer is reached, and then a potential barrier layer and an emitter (or collector) layer are sequentially grown in the area where the emitter (or collector) is to be formed. A method for manufacturing a high-speed semiconductor device, comprising the step of forming a base electrode on a base contact layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258632A JPS62119970A (en) | 1985-11-20 | 1985-11-20 | Manufacture of high speed semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258632A JPS62119970A (en) | 1985-11-20 | 1985-11-20 | Manufacture of high speed semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119970A JPS62119970A (en) | 1987-06-01 |
| JPH0431190B2 true JPH0431190B2 (en) | 1992-05-25 |
Family
ID=17322966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258632A Granted JPS62119970A (en) | 1985-11-20 | 1985-11-20 | Manufacture of high speed semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62119970A (en) |
-
1985
- 1985-11-20 JP JP60258632A patent/JPS62119970A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62119970A (en) | 1987-06-01 |
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