JPH0433179B2 - - Google Patents
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- JPH0433179B2 JPH0433179B2 JP60201907A JP20190785A JPH0433179B2 JP H0433179 B2 JPH0433179 B2 JP H0433179B2 JP 60201907 A JP60201907 A JP 60201907A JP 20190785 A JP20190785 A JP 20190785A JP H0433179 B2 JPH0433179 B2 JP H0433179B2
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- fet
- switching device
- switching
- channel
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、切換装置に関するもので、特に、デ
ータ伝送装置を通信媒体に接続する切換装置に関
するものである。
ータ伝送装置を通信媒体に接続する切換装置に関
するものである。
Ｂ 従来技術
従来、データ端末装置（DTE）間のデータ交
換を容易にするため、多くの種類の通信システム
が使われてきた。リングまたはループ通信システ
ムも、良く知られた種類のひとつである。このル
ープ・システムには、種々の構成のものがある
が、基本的な構成には、リング、すなわち閉ルー
プの形に形成した伝送媒体が含まれる。伝送媒体
は、同軸ケーブル、銅線、光フアイバ等が用いら
れ、通常、建物の中に予め配線されている。伝送
媒体にアクセスするため、複数の集信装置と称す
る装置が設けられる。集信装置は、比較的長さの
短い伝送媒体を通じて、各壁面プラグに接続され
ている。DTEを各壁面プラグに接続することに
よりユーザはリングから情報を取出したり、リン
グに情報をのせたりすることができる。従来技術
のリング通信システムについては、資料番号
GA27−2883の「IBM8100情報システム、通信お
よびループの説明（IBM8100 Information
System，Communications and Loop
Description）”と題するマニユアルに記載されて
いる。
換を容易にするため、多くの種類の通信システム
が使われてきた。リングまたはループ通信システ
ムも、良く知られた種類のひとつである。このル
ープ・システムには、種々の構成のものがある
が、基本的な構成には、リング、すなわち閉ルー
プの形に形成した伝送媒体が含まれる。伝送媒体
は、同軸ケーブル、銅線、光フアイバ等が用いら
れ、通常、建物の中に予め配線されている。伝送
媒体にアクセスするため、複数の集信装置と称す
る装置が設けられる。集信装置は、比較的長さの
短い伝送媒体を通じて、各壁面プラグに接続され
ている。DTEを各壁面プラグに接続することに
よりユーザはリングから情報を取出したり、リン
グに情報をのせたりすることができる。従来技術
のリング通信システムについては、資料番号
GA27−2883の「IBM8100情報システム、通信お
よびループの説明（IBM8100 Information
System，Communications and Loop
Description）”と題するマニユアルに記載されて
いる。
各集信装置には、１個以上の切換装置が設けて
ある。この切換装置の機能は、取り付けられた
DTEをリングに挿入したり、リングから除去す
ることである。DTEが挿入される場合は、電気
信号がループからDTEに送られる。DTEは信号
を使用し、また伝送媒体上に信号を再伝送するこ
とができる。同様に、DTEが切断される場合は、
ループ上の信号はDTEをバイパスする。
ある。この切換装置の機能は、取り付けられた
DTEをリングに挿入したり、リングから除去す
ることである。DTEが挿入される場合は、電気
信号がループからDTEに送られる。DTEは信号
を使用し、また伝送媒体上に信号を再伝送するこ
とができる。同様に、DTEが切断される場合は、
ループ上の信号はDTEをバイパスする。
Ｃ 発明が解決しようとする問題点
従来、DTEをループへ、またはループから切
換えるための主要な装置として、電気機械的リレ
ーが用いられていた。リレーは予期した目的に対
して良く作動することが多いが、リレーにはいく
つかの問題点がある。その問題点は、信頼性がな
いこと、製造費が高いこと、切換えが困難なこと
などがある。切換えの問題は、長いケーブル長に
亘つて、遠隔操作で行わなければならないとき
に、特に増大する。
換えるための主要な装置として、電気機械的リレ
ーが用いられていた。リレーは予期した目的に対
して良く作動することが多いが、リレーにはいく
つかの問題点がある。その問題点は、信頼性がな
いこと、製造費が高いこと、切換えが困難なこと
などがある。切換えの問題は、長いケーブル長に
亘つて、遠隔操作で行わなければならないとき
に、特に増大する。
Ｄ 問題点を解決するための手段
本発明の目的は、通信網に端末装置を接続した
り離脱させたりするための半導体スイツチ装置に
おける遮断時の電流漏洩を最小にするようFET
スイツチ回路を組合せると共にそのゲートを共通
の制御源に接続した半導体スイツチ装置を提供す
ることである。
り離脱させたりするための半導体スイツチ装置に
おける遮断時の電流漏洩を最小にするようFET
スイツチ回路を組合せると共にそのゲートを共通
の制御源に接続した半導体スイツチ装置を提供す
ることである。
この目的を達成するため、本発明による半導体
スイツチ装置は、通信網の入力リングセグメント
からの入力信号をデータ通信端末装置を通して又
はバイパスして出力リングセグメントへ選択的に
伝送するための閉路を形成する第１の一対の対向
配置のFETスイツチ回路７８，７４及び第２の
一対の対向配置のFETスイツチ回路７２，７６
を含み、 上記第１のFETスイツチ回路の各々は、直列
接続された一対のＰチヤネル・エンハンスメント
形FETと、該FETに実質的にＴ字状をなすよう
並列に結合したＮチヤネル・デプリーシヨン形
FETとから構成され、 上記第２のFETスイツチ回路の各々は、直列
接続された一対のＮチヤネル・デプリーシヨン形
FETと、該FETに実質的にＴ字状をなすよう並
列に結合されたＰチヤネル・エンハンスメント形
FETとから構成され、 上記FETのゲート電極の共通の制御源へ接続
したことを特徴とする。
スイツチ装置は、通信網の入力リングセグメント
からの入力信号をデータ通信端末装置を通して又
はバイパスして出力リングセグメントへ選択的に
伝送するための閉路を形成する第１の一対の対向
配置のFETスイツチ回路７８，７４及び第２の
一対の対向配置のFETスイツチ回路７２，７６
を含み、 上記第１のFETスイツチ回路の各々は、直列
接続された一対のＰチヤネル・エンハンスメント
形FETと、該FETに実質的にＴ字状をなすよう
並列に結合したＮチヤネル・デプリーシヨン形
FETとから構成され、 上記第２のFETスイツチ回路の各々は、直列
接続された一対のＮチヤネル・デプリーシヨン形
FETと、該FETに実質的にＴ字状をなすよう並
列に結合されたＰチヤネル・エンハンスメント形
FETとから構成され、 上記FETのゲート電極の共通の制御源へ接続
したことを特徴とする。
殊に、実質的に常時オン状態のＮチヤネル・デ
プリーシヨン形FETと常時オフ状態のＰチヤネ
ル・エンハンスメント形FETを、第１及び第２
の半導体スイツチ装置では逆の関係で接続してス
イツチを構成しているため、同じレベルの制御信
号を全FETのゲートに印加することにより入力
リング及び出力リング間の完全な遮断及び結合が
容易になされる。
プリーシヨン形FETと常時オフ状態のＰチヤネ
ル・エンハンスメント形FETを、第１及び第２
の半導体スイツチ装置では逆の関係で接続してス
イツチを構成しているため、同じレベルの制御信
号を全FETのゲートに印加することにより入力
リング及び出力リング間の完全な遮断及び結合が
容易になされる。
Ｅ 実施例
本発明の半導体スイツチ装置は、電気信号を切
換える必要のあるいかなる環境においても使用す
ることができる。この装置はリング通信システム
で信号を切換えるために良く作動し、かかる環境
について説明を行う。しかし、本発明の範囲はこ
れに限定されるものでなく、本発明は、他のいく
つかの型式の通信システムにいても使用すること
のできる切換アセンブリを提供するものである。
換える必要のあるいかなる環境においても使用す
ることができる。この装置はリング通信システム
で信号を切換えるために良く作動し、かかる環境
について説明を行う。しかし、本発明の範囲はこ
れに限定されるものでなく、本発明は、他のいく
つかの型式の通信システムにいても使用すること
のできる切換アセンブリを提供するものである。
第１図は、本発明のスイツチ装置に使用する切
換装置の１型式を示す。数字１０で示す切換装置
は常時閉のスイツチである。切換装置１０は、固
体切換素子T1，T2，およびT3を含む。固体切換
素子は、実質的にＴ字形構成に接続されており、
素子T2およびT3は、それぞれのソース・リード
により、ノード１２に直列に接続されている。同
様に、固体切換素子T1は、直列に接続された素
子T2およびT3に並列に接続されている。導体１
４は、ノード１２をノード１６に相互接続する。
同様に、導体１８はT1のゲート電極をノード２
０に相互接続する後述するように、ノード１６お
よび２０は、切換装置１０を切換え、または制御
する制御信号VGATEが与えられる入力端子を形成
する。T1のドレイン電極はノード２２および２
４にそれぞれ結合している。直列に接続した素子
T2およびT3のゲート電極は共通ノード２６に結
合し、共通ノード２６はさらに制御ノード２０に
結合している。素子T2のドレイン電極はノード
２８に結合し、T3のドレイン電極はノード３０
に結合している。ノード２２および２８は、切換
装置１０の入力端子を形成し、ノード２４および
３０は、切換装置１０の出力端子を形成する。
換装置の１型式を示す。数字１０で示す切換装置
は常時閉のスイツチである。切換装置１０は、固
体切換素子T1，T2，およびT3を含む。固体切換
素子は、実質的にＴ字形構成に接続されており、
素子T2およびT3は、それぞれのソース・リード
により、ノード１２に直列に接続されている。同
様に、固体切換素子T1は、直列に接続された素
子T2およびT3に並列に接続されている。導体１
４は、ノード１２をノード１６に相互接続する。
同様に、導体１８はT1のゲート電極をノード２
０に相互接続する後述するように、ノード１６お
よび２０は、切換装置１０を切換え、または制御
する制御信号VGATEが与えられる入力端子を形成
する。T1のドレイン電極はノード２２および２
４にそれぞれ結合している。直列に接続した素子
T2およびT3のゲート電極は共通ノード２６に結
合し、共通ノード２６はさらに制御ノード２０に
結合している。素子T2のドレイン電極はノード
２８に結合し、T3のドレイン電極はノード３０
に結合している。ノード２２および２８は、切換
装置１０の入力端子を形成し、ノード２４および
３０は、切換装置１０の出力端子を形成する。
本発明の実施例において、切換素子T1，T2，
T3として使用されるFETの動作特性は良く知ら
れており、その詳細な説明はここでは述べない
が、電気信号を通信ハイウエイに切換えたり、上
記のハイウエイに接続した端末をバイパスしたり
するため、本切換装置を使用可能にするのに必要
なこれらの特性について再述する価値がある。
T3として使用されるFETの動作特性は良く知ら
れており、その詳細な説明はここでは述べない
が、電気信号を通信ハイウエイに切換えたり、上
記のハイウエイに接続した端末をバイパスしたり
するため、本切換装置を使用可能にするのに必要
なこれらの特性について再述する価値がある。
FETは４つの種類に大別される。すなわち、
Ｎチヤネル・デプリーシヨン形（Nd）、Ｎチヤネ
ル・エンハンスメント形（Ne）、Ｐチヤネル・デ
プリーシヨン形（Pd）、およびＰチヤネル・エン
ハンスメント形（Pe）である。Ｎチヤネル・デ
プリーシヨン形FETは、ゲート・ドレイン端子
間が０ボルトのときは低インピーダンスを有し、
ゲートがドレインに対して負にバイアスされると
高インピーダンス状態に切換えられることを特徴
とする。Ｐチヤネル・エンハンスメント形FET
は、逆の動作特性を有する。すなわち、ゲート・
ドレイン端子間が０ボルトのときは高インピーダ
ンスで、ゲートがドレインに対して負になると低
インピーダンスになる。説明のため、ゼロ・バイ
アスを「正常」または無電力状態と考えると、Ｎ
チヤネル・デプリーシヨン形FETは「常時オン」
の素子と考えることができる。同様に、Ｐチヤネ
ル・エンハンスメント形FETを「常時オフ」の
FETと考えることができる。
Ｎチヤネル・デプリーシヨン形（Nd）、Ｎチヤネ
ル・エンハンスメント形（Ne）、Ｐチヤネル・デ
プリーシヨン形（Pd）、およびＰチヤネル・エン
ハンスメント形（Pe）である。Ｎチヤネル・デ
プリーシヨン形FETは、ゲート・ドレイン端子
間が０ボルトのときは低インピーダンスを有し、
ゲートがドレインに対して負にバイアスされると
高インピーダンス状態に切換えられることを特徴
とする。Ｐチヤネル・エンハンスメント形FET
は、逆の動作特性を有する。すなわち、ゲート・
ドレイン端子間が０ボルトのときは高インピーダ
ンスで、ゲートがドレインに対して負になると低
インピーダンスになる。説明のため、ゼロ・バイ
アスを「正常」または無電力状態と考えると、Ｎ
チヤネル・デプリーシヨン形FETは「常時オン」
の素子と考えることができる。同様に、Ｐチヤネ
ル・エンハンスメント形FETを「常時オフ」の
FETと考えることができる。
再び第１図を参照すると、切換装置１０は２種
類のFETを使用している。すなわち、Ｎチヤネ
ル・デプリーシヨン形FET（Nd）および、Ｐチ
ヤネル・エンハンスメント形FET（Pe）である。
Ｎチヤネル・デプリーシヨン形FETは、T2とT3
の直列組合わせを形成し、Ｐチヤネル・エンハン
スメント形FETは、並列素子を形成する。異種
のFETを使用することにより、単一制御電圧
VGATEは、切換装置１０を駆動するため、端子１
６および２０に印加することができる。もちろ
ん、３つの素子全部に同じ形のFETを使用する
こともできる。しかし、これらの素子のゲーテイ
ングは多少複雑になる。さらに他の種類の固体素
子も切換装置１０を形成するために使用すること
ができる。素子T2とT3は直列であるため、端子
１６および２０に０電圧が与えられると両素子は
導通し、したがつて切換装置１０は常時閉と見る
ことができる。しかし、端子１６および２０に例
えば約−4Vの電圧が印加されると、T2およびT3
の状態は変化して、非導通となる。
類のFETを使用している。すなわち、Ｎチヤネ
ル・デプリーシヨン形FET（Nd）および、Ｐチ
ヤネル・エンハンスメント形FET（Pe）である。
Ｎチヤネル・デプリーシヨン形FETは、T2とT3
の直列組合わせを形成し、Ｐチヤネル・エンハン
スメント形FETは、並列素子を形成する。異種
のFETを使用することにより、単一制御電圧
VGATEは、切換装置１０を駆動するため、端子１
６および２０に印加することができる。もちろ
ん、３つの素子全部に同じ形のFETを使用する
こともできる。しかし、これらの素子のゲーテイ
ングは多少複雑になる。さらに他の種類の固体素
子も切換装置１０を形成するために使用すること
ができる。素子T2とT3は直列であるため、端子
１６および２０に０電圧が与えられると両素子は
導通し、したがつて切換装置１０は常時閉と見る
ことができる。しかし、端子１６および２０に例
えば約−4Vの電圧が印加されると、T2およびT3
の状態は変化して、非導通となる。
T1は常にT2およびT3と反対の状態にある。言
い換えれば、T2とT3が導通状態であれば、常に
T1は非導通状態となる。同様にT1が導通状態に
あれば、T2とT3は非導通となる。電気信号を入
力リングから切換装置１０を経て出力リングに通
過させるため、番号３２で示す入力変成器は入力
リングを端子２２および２８に結合させ、出力変
成器３４は端子２４および３０を出力リングに結
合させる。矢印３６は、リング上の信号伝送の方
向を示す。
い換えれば、T2とT3が導通状態であれば、常に
T1は非導通状態となる。同様にT1が導通状態に
あれば、T2とT3は非導通となる。電気信号を入
力リングから切換装置１０を経て出力リングに通
過させるため、番号３２で示す入力変成器は入力
リングを端子２２および２８に結合させ、出力変
成器３４は端子２４および３０を出力リングに結
合させる。矢印３６は、リング上の信号伝送の方
向を示す。
切換装置１０の動作を説明する前に、第２図に
ついて簡単に説明する。第２図は、常時開の切換
装置を示す。FETの位置が変つているほかは、
第２図の構成は第１図のものと同じである。ここ
では第２図が第１図と異なり、構成を常時開の構
成にする特徴のみを説明する。第１図の部品と同
じ部品は、同じ番号に第２図の部品または装置で
てあることを示すためにダツシユを付けて示して
ある。第１図と第２図の装置は、同じ機能のもの
に共通の文字を付してある。第２図を参照する
と、切換装置１０′はFETT′1，T′2およびT′3を
含む。これらのFETは実質的にＴ字型構成にな
つている。T′1はＮチヤネル・デプリーシヨン
（Nd）形FETで形成され、T′2およびT′3はＰチ
ヤネル・エンハンスメント（Pe）形FETで形成
されている。Ｐチヤネル・エンハンスメント形
FETは直列に接続され、Ｎチヤネル・デプリー
シヨン形FETはＰチヤネル・エンハンスメント
形FETと並列に接続されている。この構成では、
VGATE＝０ボルトの場合はT′2およびT′3は開の状
態となり、リングの入力側から出力側へ通過しよ
うとする信号に対して高インピーダンスの経路を
形成する。同時に、Ｎチヤネル・デプリーシヨン
形FETT′1は、低インピーダンスの状態になる。
ゲートが負の電圧（たとえば−4V）に変わると、
T′2およびT′3は状態が変つて導通状態になるが、
T′1は高インピーダンスの経路に変わる。
ついて簡単に説明する。第２図は、常時開の切換
装置を示す。FETの位置が変つているほかは、
第２図の構成は第１図のものと同じである。ここ
では第２図が第１図と異なり、構成を常時開の構
成にする特徴のみを説明する。第１図の部品と同
じ部品は、同じ番号に第２図の部品または装置で
てあることを示すためにダツシユを付けて示して
ある。第１図と第２図の装置は、同じ機能のもの
に共通の文字を付してある。第２図を参照する
と、切換装置１０′はFETT′1，T′2およびT′3を
含む。これらのFETは実質的にＴ字型構成にな
つている。T′1はＮチヤネル・デプリーシヨン
（Nd）形FETで形成され、T′2およびT′3はＰチ
ヤネル・エンハンスメント（Pe）形FETで形成
されている。Ｐチヤネル・エンハンスメント形
FETは直列に接続され、Ｎチヤネル・デプリー
シヨン形FETはＰチヤネル・エンハンスメント
形FETと並列に接続されている。この構成では、
VGATE＝０ボルトの場合はT′2およびT′3は開の状
態となり、リングの入力側から出力側へ通過しよ
うとする信号に対して高インピーダンスの経路を
形成する。同時に、Ｎチヤネル・デプリーシヨン
形FETT′1は、低インピーダンスの状態になる。
ゲートが負の電圧（たとえば−4V）に変わると、
T′2およびT′3は状態が変つて導通状態になるが、
T′1は高インピーダンスの経路に変わる。
FETに固有のキヤパシタンスのため、T′2およ
びT′3が開であつても、かなりの量の信号が切換
装置１０′を通過する。しかし、T′1に低インピ
ーダンスの経路を与えることにより、ノード１
２′に現れる電圧はいずれもT′1を経由して低イ
ンピーダンスの経路を横切り、切換装置１０′を
通過しない。同様に、第１図の構成も、切換装置
１０が「オフ」の状態のフイードスルーを防止す
る。
びT′3が開であつても、かなりの量の信号が切換
装置１０′を通過する。しかし、T′1に低インピ
ーダンスの経路を与えることにより、ノード１
２′に現れる電圧はいずれもT′1を経由して低イ
ンピーダンスの経路を横切り、切換装置１０′を
通過しない。同様に、第１図の構成も、切換装置
１０が「オフ」の状態のフイードスルーを防止す
る。
第１図および第２図の切換装置は、「オン」状
態のときは、信号の伝送方向において抵抗の極め
て低い経路を形成し、他方、「オフ」状態のとき
は、入力から出力への結合も極めて低いため、デ
ータ通信ネツトワークに最適である。
態のときは、信号の伝送方向において抵抗の極め
て低い経路を形成し、他方、「オフ」状態のとき
は、入力から出力への結合も極めて低いため、デ
ータ通信ネツトワークに最適である。
切換装置１０および１０′の動作特性がすぐれ
ていることは、第５図および第６図に示す等価回
路により証明される。説明のため、等価回路には
特定の境界条件を使用する。ただし、これらの境
界条件はある特定の作動状態に対して与えられる
ものであり、作動状態が異なれば当然境界条件も
異なつてくる。
ていることは、第５図および第６図に示す等価回
路により証明される。説明のため、等価回路には
特定の境界条件を使用する。ただし、これらの境
界条件はある特定の作動状態に対して与えられる
ものであり、作動状態が異なれば当然境界条件も
異なつてくる。
第５図は、第１図または第２図に示した「閉」
の切換装置のための等価回路である。VSは入力
リングに伝播される信号を発生する信号源を示
す。RSはラインの特性インピーダンスを示す。
本発明の実施例では、RSは約150オームである。
RSDはT2およびT3の各「オン」インピーダンス
を示す。VLは切換装置１０を通つてラインに出
る出力電圧をRLは出力リングの負荷インピーダ
ンスを示す。本発明の実施例では、RL＝RS＝150
オームである。XCSGは、T1が非導通モードの場
合、キヤパシタンスによるインピーダンスを示
す。第１図の特性式は下記のように表わされる。
の切換装置のための等価回路である。VSは入力
リングに伝播される信号を発生する信号源を示
す。RSはラインの特性インピーダンスを示す。
本発明の実施例では、RSは約150オームである。
RSDはT2およびT3の各「オン」インピーダンス
を示す。VLは切換装置１０を通つてラインに出
る出力電圧をRLは出力リングの負荷インピーダ
ンスを示す。本発明の実施例では、RL＝RS＝150
オームである。XCSGは、T1が非導通モードの場
合、キヤパシタンスによるインピーダンスを示
す。第１図の特性式は下記のように表わされる。
VL／VS
150Ω／（150Ω＋RSD＋RSD＋150Ω）
XCSG＞＞RSD＋150Ω
XCSGは（RSD＋150Ω）よりはるかに大きいと仮
定する。この境界条件では、端子１６および２０
（第１図）に０電圧が印加されるときに切換装置
１０を通つて伝播する信号は、T2およびT3によ
り形成される抵抗の低い経路を通り、T1により
形成される高インピーダンスの経路は実質的に開
回路となる。
定する。この境界条件では、端子１６および２０
（第１図）に０電圧が印加されるときに切換装置
１０を通つて伝播する信号は、T2およびT3によ
り形成される抵抗の低い経路を通り、T1により
形成される高インピーダンスの経路は実質的に開
回路となる。
別の云い方をすれば、「閉」状態ではT1は高イ
ンピーダンス状態にある。T2およびT3は低イン
ピーダンス状態となる。T2およびT3は変成器に
直列に接続されている。本発明の１つの応用で
は、切換装置（第１図）の「オン」抵抗は約8.8
オーム以下であることが必要である。さらに、
「オン」の状態では、挿入損は0.5db（150オームの
約5.9％）未満である必要がある。ソースおよび
負荷インピーダンスはそれぞれ150オームと仮定
する。T1のオフ・キヤパシタンスは、切換装置
を通る信号へのシヤントとして作用するので、ソ
ースからゲートへのキヤパシタンスが約66pf以下
であれば、約32MHzまたはそれ以上でのポーリン
グが可能である。66pfのFETは容易に製造する
ことが可能で、特別設計のための境界条件が満た
される。同じようにして、他のシステムに対する
境界条件を満たすことができ、各部品の大きさは
それに応じて設計することができる。
ンピーダンス状態にある。T2およびT3は低イン
ピーダンス状態となる。T2およびT3は変成器に
直列に接続されている。本発明の１つの応用で
は、切換装置（第１図）の「オン」抵抗は約8.8
オーム以下であることが必要である。さらに、
「オン」の状態では、挿入損は0.5db（150オームの
約5.9％）未満である必要がある。ソースおよび
負荷インピーダンスはそれぞれ150オームと仮定
する。T1のオフ・キヤパシタンスは、切換装置
を通る信号へのシヤントとして作用するので、ソ
ースからゲートへのキヤパシタンスが約66pf以下
であれば、約32MHzまたはそれ以上でのポーリン
グが可能である。66pfのFETは容易に製造する
ことが可能で、特別設計のための境界条件が満た
される。同じようにして、他のシステムに対する
境界条件を満たすことができ、各部品の大きさは
それに応じて設計することができる。
第６図は、第１図または第２図に示した「開」
の切換装置のための等価回路を示す。第６図の部
品は、前述の第５図の部品と同じである。２つの
図における同じ部分を区別するため、第６図のも
のにはダツシユを付けてある。第６図の等価回路
を表わす等価式は下記のように示される。
の切換装置のための等価回路を示す。第６図の部
品は、前述の第５図の部品と同じである。２つの
図における同じ部分を区別するため、第６図のも
のにはダツシユを付けてある。第６図の等価回路
を表わす等価式は下記のように示される。
V′L／V′S｜（150Ω／（150Ω＋X′CSG）
×R′SD／（R′SD＋X′CSG＋150Ω）
（X′CSG＋150）＞＞R′SD
X′CSG＋150ΩはR′SDより十分に大きいと仮定す
る。
る。
開の状態では、第２図のT′1は低インピーダン
スの状態にある。T′2とT′3は高インピーダンス、
すなわち「オフ」の状態にある。ここでは、T′2
およびT′3のオフ・キヤパシタンスは、第１図の
場合と同様に、変成器と直列に接続されている。
この場合、T′1は２つの変成器をさらに分離する
ため低インピーダンスのシヤントを形成する。入
力信号は、T′2のキヤパシタンスによる付加的な
ソース・インピーダンスを有する。このインピー
ダンスは、T′1の非常に小さい「オン」抵抗と共
に分圧器として作用する。T′1のところに現われ
るこの小さい電圧は、T′3のキヤパシタンスが出
力負荷と直列に接続されているため、出力側に通
過するとさらに減衰される。後述のように、T′3
は出力変成器３４′が２つのソースを有する場合、
T′1が出力を短絡するのを防止する。
スの状態にある。T′2とT′3は高インピーダンス、
すなわち「オフ」の状態にある。ここでは、T′2
およびT′3のオフ・キヤパシタンスは、第１図の
場合と同様に、変成器と直列に接続されている。
この場合、T′1は２つの変成器をさらに分離する
ため低インピーダンスのシヤントを形成する。入
力信号は、T′2のキヤパシタンスによる付加的な
ソース・インピーダンスを有する。このインピー
ダンスは、T′1の非常に小さい「オン」抵抗と共
に分圧器として作用する。T′1のところに現われ
るこの小さい電圧は、T′3のキヤパシタンスが出
力負荷と直列に接続されているため、出力側に通
過するとさらに減衰される。後述のように、T′3
は出力変成器３４′が２つのソースを有する場合、
T′1が出力を短絡するのを防止する。
開の状態で所定量の分離を行うため、T2、
T3、T′2、T′3の「オフ」キヤパシタンス並びに
T1およびT′1の「オン」抵抗は互いに調整され
る。第７図はこの調整のための曲線を示す。この
図で、横軸は開キヤパシタンスCSGを、たて軸は
抵抗RSDを示す。第７図の曲線は60dbの分離を達
成するようにプロツトしたものである。「オン」
抵抗が４オーム、「オフ」キヤパシタンスが6.5pf
の組合せが適切で、達成可能である。T2、T3、
T′2、T′3と比較して、T1、T′1の幾何学形状を
異なるものにすることにより、分離は強化させ
る。これはT1またはT′1により低い「オン」抵抗
と、より高いキヤパシタンスを与えることに達成
され、T2、T3およびT′2、T′3は「オン」抵抗従
つて挿入損を幾分犠牲にしても、より小さいキヤ
パシタンスを得るために、より小さいサイズにさ
れる。
T3、T′2、T′3の「オフ」キヤパシタンス並びに
T1およびT′1の「オン」抵抗は互いに調整され
る。第７図はこの調整のための曲線を示す。この
図で、横軸は開キヤパシタンスCSGを、たて軸は
抵抗RSDを示す。第７図の曲線は60dbの分離を達
成するようにプロツトしたものである。「オン」
抵抗が４オーム、「オフ」キヤパシタンスが6.5pf
の組合せが適切で、達成可能である。T2、T3、
T′2、T′3と比較して、T1、T′1の幾何学形状を
異なるものにすることにより、分離は強化させ
る。これはT1またはT′1により低い「オン」抵抗
と、より高いキヤパシタンスを与えることに達成
され、T2、T3およびT′2、T′3は「オン」抵抗従
つて挿入損を幾分犠牲にしても、より小さいキヤ
パシタンスを得るために、より小さいサイズにさ
れる。
第３図は、図示していないDTE（データ端末装
置）をリング通信ネツトワークの入力リング・セ
グメントおよび出力リング・セグメントに接続す
るのに適した本発明のスイツチ機構３８を示す。
DTEはそれぞれ入力ローブおよび出力ローブに
結合されている。データ伝送の方向は矢印で示す
とおりである。入力リング・セグメントは、入力
変成器４２のコイル４０に接続されている。同様
に、出力リング・セグメントは出力変成器４６の
コイル４４に結合されている。DTE入力変成器
４８には、DTEを当該変成器に結合するコイル
５０が設けてある。同様に、DTE出力変成器５
２は、コイル５４によりDTEに結合されている。
置）をリング通信ネツトワークの入力リング・セ
グメントおよび出力リング・セグメントに接続す
るのに適した本発明のスイツチ機構３８を示す。
DTEはそれぞれ入力ローブおよび出力ローブに
結合されている。データ伝送の方向は矢印で示す
とおりである。入力リング・セグメントは、入力
変成器４２のコイル４０に接続されている。同様
に、出力リング・セグメントは出力変成器４６の
コイル４４に結合されている。DTE入力変成器
４８には、DTEを当該変成器に結合するコイル
５０が設けてある。同様に、DTE出力変成器５
２は、コイル５４によりDTEに結合されている。
番号５６で示す切換モジユールは、コイル５８
〜７１により各変成器に結合している。この切換
モジユールは、番号７２〜７８で示す４つの切換
装置を含む。切換装置は実質的に四辺形の構成で
形成されている。各切換装置は、固体素子を含
み、そのうち２つは直列に、第３のものは直列に
組合わせた素子に並列に接続されている。本発明
の実施例では、各切換装置は、Ｎチヤネルおよび
ＰチヤネルのFETを組み合わせたものである。
切換装置７２および７６は同一で、２個のＮチヤ
ネル・デプリーシヨン形（Nd）FETを直列に、
１個のＰチヤネル・エンハンスメント形（Pe）
FETを並列に接続して形成されている。この構
成により切換装置７２および７６は常時閉の切換
装置として作用する。切換装置７２および７６
は、上記の第１図に示した閉の切換装置と同一で
ある。同様に、切換装置７４および７８は、上記
の第２図に示した常時開の切換装置と同様な常時
開の切換装置である。
〜７１により各変成器に結合している。この切換
モジユールは、番号７２〜７８で示す４つの切換
装置を含む。切換装置は実質的に四辺形の構成で
形成されている。各切換装置は、固体素子を含
み、そのうち２つは直列に、第３のものは直列に
組合わせた素子に並列に接続されている。本発明
の実施例では、各切換装置は、Ｎチヤネルおよび
ＰチヤネルのFETを組み合わせたものである。
切換装置７２および７６は同一で、２個のＮチヤ
ネル・デプリーシヨン形（Nd）FETを直列に、
１個のＰチヤネル・エンハンスメント形（Pe）
FETを並列に接続して形成されている。この構
成により切換装置７２および７６は常時閉の切換
装置として作用する。切換装置７２および７６
は、上記の第１図に示した閉の切換装置と同一で
ある。同様に、切換装置７４および７８は、上記
の第２図に示した常時開の切換装置と同様な常時
開の切換装置である。
さらに第３図を参照すると、各FETのゲート
電極はノード８０に結合され、ソース電極はノー
ド８２に結合される。ノード８０および８２によ
り形成される端子に適当な制御信号（VGATE）を
与えることにより、各切換装置が制御されて、
DTEの出力からの信号をその入力に折り返した
り、信号をループにのせたりする。また、適当な
VGATE信号を与えることにより、リング上の信号
がDTEをバイパスすることができる。切換機構
３８は例えば特開昭59−169018号公報に記載され
たリレーの代りに用いることができる。
電極はノード８０に結合され、ソース電極はノー
ド８２に結合される。ノード８０および８２によ
り形成される端子に適当な制御信号（VGATE）を
与えることにより、各切換装置が制御されて、
DTEの出力からの信号をその入力に折り返した
り、信号をループにのせたりする。また、適当な
VGATE信号を与えることにより、リング上の信号
がDTEをバイパスすることができる。切換機構
３８は例えば特開昭59−169018号公報に記載され
たリレーの代りに用いることができる。
さらに第３図を参照すると、本発明の実施例で
は、切換装置７２〜７８およびバイアス回路８４
および８６は１つのモジユールにパツケージング
されている。このモジユールは、共通基板（図示
されていない）を有し、この上に切換装置７２〜
７８が形成されている。バイアス回路８４および
８６は固体素子により製作され、共通基板上に配
置されている。バイアス回路の機能は、切換装置
が置かれている基板をバイアスすることである。
バイアス回路８４は、ダイオードD1およびD2を
含んでいる。これらのダイオードの極性は反対方
向で、それぞれコンデンサC1およびC2を充電す
るのに用いられる。C2およびC1の電荷は、基板
をバイアスする電圧＋SUBおよび−SUBを与え
るのに用いられる。コイル８８は、バイアス回路
８４をDTE出力変成器５２に結合する。同様に、
バイアス回路８６は、極性を反対方向にしたダイ
オードD3およびD4で構成され、コイル９０によ
つて、入力変成器４２に接続されている。
は、切換装置７２〜７８およびバイアス回路８４
および８６は１つのモジユールにパツケージング
されている。このモジユールは、共通基板（図示
されていない）を有し、この上に切換装置７２〜
７８が形成されている。バイアス回路８４および
８６は固体素子により製作され、共通基板上に配
置されている。バイアス回路の機能は、切換装置
が置かれている基板をバイアスすることである。
バイアス回路８４は、ダイオードD1およびD2を
含んでいる。これらのダイオードの極性は反対方
向で、それぞれコンデンサC1およびC2を充電す
るのに用いられる。C2およびC1の電荷は、基板
をバイアスする電圧＋SUBおよび−SUBを与え
るのに用いられる。コイル８８は、バイアス回路
８４をDTE出力変成器５２に結合する。同様に、
バイアス回路８６は、極性を反対方向にしたダイ
オードD3およびD4で構成され、コイル９０によ
つて、入力変成器４２に接続されている。
第４図は制御信号VGATEを発生させる制御回路
を示す。この回路は、抵抗R1と、これに並列に
接続したコンデンサC1を含む。動作時において
は、上記公開公報にも述べられているように、制
御信号VGATEを与えるために、約１ミリアンペア
のフアントム電流が、接続されたDTEから出力
される。この小さい電流によりコンデンサC1が
充電され、その電圧が所定値に達すると、第３図
の切換機構３８が活動化される。
を示す。この回路は、抵抗R1と、これに並列に
接続したコンデンサC1を含む。動作時において
は、上記公開公報にも述べられているように、制
御信号VGATEを与えるために、約１ミリアンペア
のフアントム電流が、接続されたDTEから出力
される。この小さい電流によりコンデンサC1が
充電され、その電圧が所定値に達すると、第３図
の切換機構３８が活動化される。
動 作
動作時には、フアントム・ドライブ回路からの
電流がVGATEを約4Vに設定する。この4Vが切換
装置７２および７６を「開」状態にし、残りの切
換装置７８および７４を閉の状態にする。この設
定の結果、入力リング・セグメント上の信号は入
力ローブを経て、矢印の方向にDTE（図示されて
いない）へ導かれ、次に出力ローブを経て出力リ
ング・セグメントに戻される。フアントム電流が
遮断されると、VGATEは０に設定される。これに
より、切換装置７４および７８は「開」の状態
に、切換装置７２および７６は「閉」の状態に切
換えられる。この状態で、入力リング・セグメン
トの信号は、切換装置７２を経由して出力リン
グ・セグメントに送られる。同様に、接続された
DTEの出力ローブからの信号は、切換装置７６
により入力ローブへ折り返され、接続された
DTEに戻される。
電流がVGATEを約4Vに設定する。この4Vが切換
装置７２および７６を「開」状態にし、残りの切
換装置７８および７４を閉の状態にする。この設
定の結果、入力リング・セグメント上の信号は入
力ローブを経て、矢印の方向にDTE（図示されて
いない）へ導かれ、次に出力ローブを経て出力リ
ング・セグメントに戻される。フアントム電流が
遮断されると、VGATEは０に設定される。これに
より、切換装置７４および７８は「開」の状態
に、切換装置７２および７６は「閉」の状態に切
換えられる。この状態で、入力リング・セグメン
トの信号は、切換装置７２を経由して出力リン
グ・セグメントに送られる。同様に、接続された
DTEの出力ローブからの信号は、切換装置７６
により入力ローブへ折り返され、接続された
DTEに戻される。
第１図は本発明のスイツチ装置に使用する常時
「閉」の切換装置の回路図、第２図は本発明のス
イツチ装置に使用する常時「開」の切換装置の回
路図、第３図はステーシヨンをリング通信ネツト
ワークに相互接続するための本発明のスイツチ機
構を示す回路図、第４図は第３図の本発明のスイ
ツチ機構を駆動する制御信号を発生させる回路の
概略図、第５図は切換装置の閉状態のための等価
回路図、第６図は切換装置の開状態のための等価
回路図、第７図は「Ｔ」型切換装置に60dbの分
離を行うためのFETの「オン」抵抗と「オフ」
キヤパシタンスをプロツトした図である。 １０……切換装置、１２，１６，２０，２２，
２４，２６，２８，３０……ノード、３２……入
力変成器、３４……出力変成器。
「閉」の切換装置の回路図、第２図は本発明のス
イツチ装置に使用する常時「開」の切換装置の回
路図、第３図はステーシヨンをリング通信ネツト
ワークに相互接続するための本発明のスイツチ機
構を示す回路図、第４図は第３図の本発明のスイ
ツチ機構を駆動する制御信号を発生させる回路の
概略図、第５図は切換装置の閉状態のための等価
回路図、第６図は切換装置の開状態のための等価
回路図、第７図は「Ｔ」型切換装置に60dbの分
離を行うためのFETの「オン」抵抗と「オフ」
キヤパシタンスをプロツトした図である。 １０……切換装置、１２，１６，２０，２２，
２４，２６，２８，３０……ノード、３２……入
力変成器、３４……出力変成器。
Claims (1)
- 【特許請求の範囲】 １ 通信網の入力リングセグメントからの入力信
号をデータ通信端末装置を通して又はバイパスし
て出力リングセグメントへ選択的に伝送するため
の閉路を形成する第１の一対の対向配置のFET
スイツチ回路７８，７４及び第２の一対の対向配
置のFETスイツチ回路７２，７６を含む半導体
スイツチ装置であつて、 上記第１のFETスイツチ回路の各々は、直列
接続された一対のＰチヤネル・エンハンスメント
形FETと、該FETに実質的にＴ字状をなすよう
に並列結合したＮチヤネル・デプリーシヨン形
FETとから構成され、 上記第２のFETスイツチ回路の各々は、直列
接続された一対のＮチヤネル・デプリーシヨン形
FETと、該FETに実質的にＴ字状をなすよう並
列に結合されたＰチヤネル・エンハンスメント形
FETとから構成され、 上記FETのゲート電極を共通の制御源へ接続
した ことを特徴とする半導体スイツチ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US683104 | 1984-12-18 | ||
| US06/683,104 US4628307A (en) | 1984-12-18 | 1984-12-18 | FET switch for high frequency signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61146040A JPS61146040A (ja) | 1986-07-03 |
| JPH0433179B2 true JPH0433179B2 (ja) | 1992-06-02 |
Family
ID=24742593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201907A Granted JPS61146040A (ja) | 1984-12-18 | 1985-09-13 | 半導体スイッチ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4628307A (ja) |
| EP (1) | EP0185876A3 (ja) |
| JP (1) | JPS61146040A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974190A (en) * | 1988-12-05 | 1990-11-27 | Digital Equipment Corporation | Pass-through and isolation switch |
| US4891536A (en) * | 1988-12-27 | 1990-01-02 | Raytheon Company | Solid state switch |
| US5289062A (en) * | 1991-03-18 | 1994-02-22 | Quality Semiconductor, Inc. | Fast transmission gate switch |
| US6208195B1 (en) * | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| JPH06506333A (ja) | 1991-03-18 | 1994-07-14 | クウォリティ・セミコンダクタ・インコーポレイテッド | 高速トランスミッションゲートスイッチ |
| US5394401A (en) * | 1993-04-14 | 1995-02-28 | Digital Equipment Corporation | Arrangement for a token ring communications network |
| US5353286A (en) * | 1993-04-14 | 1994-10-04 | Digital Equipment Corporation | Configuration controller for a communications network |
| US5384779A (en) * | 1993-04-14 | 1995-01-24 | Digital Equipment Corporation | State machines for configuration of a communications network |
| US5523998A (en) * | 1993-04-14 | 1996-06-04 | Digital Equipment Corporation | Configuration controller for establishing timing signals of a communications network |
| JP3533451B2 (ja) * | 1993-09-16 | 2004-05-31 | クウォリティ・セミコンダクタ・インコーポレイテッド | 高速伝送ゲートスイッチを用いたスキャンテスト回路 |
| US5818099A (en) * | 1996-10-03 | 1998-10-06 | International Business Machines Corporation | MOS high frequency switch circuit using a variable well bias |
| US6535034B1 (en) * | 1997-07-30 | 2003-03-18 | Programmable Silicon Solutions | High performance integrated circuit devices adaptable to use lower supply voltages with smaller device geometries |
| US6426673B2 (en) | 1997-07-30 | 2002-07-30 | Programmable Silicon Solutions | High performance integrated radio frequency circuit devices |
| KR100974107B1 (ko) * | 2002-02-25 | 2010-08-04 | 엔엑스피 비 브이 | 전자 신호 처리 장치 및 전자 신호 스위치 |
| EP1883830B1 (en) * | 2005-05-18 | 2012-11-21 | Formation, Inc. | Solid-state ethernet by-pass switch circuitry |
| CN101772925B (zh) * | 2007-07-23 | 2015-02-11 | 汤姆逊许可证公司 | 用于绕过不可操作网络设备的网络接口装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4032893A (en) * | 1976-01-23 | 1977-06-28 | Sperry Rand Corporation | Reconfigurable data bus |
| US4255741A (en) * | 1979-11-26 | 1981-03-10 | Peterson Erik R | Communication module |
| ZA82860B (en) * | 1981-02-18 | 1982-12-29 | Int Computers Ltd | Data transmitting systems |
| EP0060307B1 (en) * | 1981-03-12 | 1985-07-17 | International Business Machines Corporation | Method for connecting or disconnecting selected stations in a ring communication system, and ring communication system including selectively connectable stations |
| US4435704A (en) * | 1981-03-13 | 1984-03-06 | Hitachi, Ltd. | Loop transmission system |
| JPS57157661A (en) * | 1981-03-25 | 1982-09-29 | Hitachi Ltd | Transmission line switching system |
| JPS57192128A (en) * | 1981-05-20 | 1982-11-26 | Jido Keisoku Gijutsu Kenkiyuukumiai | Analog switch circuit |
| US4438356A (en) * | 1982-03-24 | 1984-03-20 | International Rectifier Corporation | Solid state relay circuit employing MOSFET power switching devices |
| JPS58184822A (ja) * | 1982-03-31 | 1983-10-28 | Fujitsu Ltd | 入力回路 |
| US4567482A (en) * | 1982-11-12 | 1986-01-28 | The Babcock & Wilcox Company | Bypass control for stations in a communication system |
-
1984
- 1984-12-18 US US06/683,104 patent/US4628307A/en not_active Expired - Fee Related
-
1985
- 1985-09-13 JP JP60201907A patent/JPS61146040A/ja active Granted
- 1985-10-22 EP EP85113375A patent/EP0185876A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US4628307A (en) | 1986-12-09 |
| EP0185876A2 (en) | 1986-07-02 |
| EP0185876A3 (en) | 1989-04-05 |
| JPS61146040A (ja) | 1986-07-03 |
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