JPH0439775B2 - - Google Patents
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- JPH0439775B2 JPH0439775B2 JP59180361A JP18036184A JPH0439775B2 JP H0439775 B2 JPH0439775 B2 JP H0439775B2 JP 59180361 A JP59180361 A JP 59180361A JP 18036184 A JP18036184 A JP 18036184A JP H0439775 B2 JPH0439775 B2 JP H0439775B2
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- JP
- Japan
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- layer
- conductivity type
- channel
- supply layer
- carrier
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高電子移動度トランジスタと高正孔
移動度トランジスタとで構成される相補型半導体
装置に関する。
移動度トランジスタとで構成される相補型半導体
装置に関する。
本発明者は、さきに、高電子移動度トランジス
タと高正孔移動度トランジスタとを組み合わせて
構成した相補型半導体装置を提供した（要すれ
ば、特願昭57−30004号：特開昭58−147167号公
報を参照）。
タと高正孔移動度トランジスタとを組み合わせて
構成した相補型半導体装置を提供した（要すれ
ば、特願昭57−30004号：特開昭58−147167号公
報を参照）。
第３図は既提供の相補型半導体装置の要部切断
側面図である。
側面図である。
図に於いて、１は半絶縁性GaAs基板、２はノ
ン・ドープGaAsバツフア層、３はノン・ドープ
GaAsチヤネル層、４は素子間分離用溝、５はシ
リコン（Si）等のｎ型不純物を含有するAlGaAs
電子供給層、６は亜鉛（Zn）等のｐ型不純物を
含有するAlGaAs正孔供給層、７はｎ型GaAs補
助層、７′はｐ型GaAs補助層、８は２次元電子
ガス層、９は２次元正孔ガス層、１０は高電子移
動度トランジスタ（ｎチヤネル側）の制御電極、
１１は高正孔移動度トランジスタ（ｐチヤネル
側）の制御電極、１２はｎチヤネルの入力電極、
１４はｐチヤネル側の入力電極、１３はｎチヤネ
ル側の出力電極、１５はｐチヤネル側の出力電
極、TINは入力端子、Tprは出力端子をそれぞれ示
している。
ン・ドープGaAsバツフア層、３はノン・ドープ
GaAsチヤネル層、４は素子間分離用溝、５はシ
リコン（Si）等のｎ型不純物を含有するAlGaAs
電子供給層、６は亜鉛（Zn）等のｐ型不純物を
含有するAlGaAs正孔供給層、７はｎ型GaAs補
助層、７′はｐ型GaAs補助層、８は２次元電子
ガス層、９は２次元正孔ガス層、１０は高電子移
動度トランジスタ（ｎチヤネル側）の制御電極、
１１は高正孔移動度トランジスタ（ｐチヤネル
側）の制御電極、１２はｎチヤネルの入力電極、
１４はｐチヤネル側の入力電極、１３はｎチヤネ
ル側の出力電極、１５はｐチヤネル側の出力電
極、TINは入力端子、Tprは出力端子をそれぞれ示
している。
図示の構成から明らかなように、ｎチヤネル側
トランジスタにはｎ型AlGaAs電子供給層５を用
い、また、ｐチヤネル側トランジスタにはｐ型
AlGaAs正孔供給層６を用いている。
トランジスタにはｎ型AlGaAs電子供給層５を用
い、また、ｐチヤネル側トランジスタにはｐ型
AlGaAs正孔供給層６を用いている。
前記従来技術に依ると、ｎ型AlGaAs電子供給
層５及びｐ型AlGaAs正孔供給層６を形成するの
に２回の成長工程を必要としている。
層５及びｐ型AlGaAs正孔供給層６を形成するの
に２回の成長工程を必要としている。
従つて、工程が複雑化すると共に選択成長で２
回目に成長される側の結晶の界面に於ける結晶性
が悪くなる旨の欠点がある。
回目に成長される側の結晶の界面に於ける結晶性
が悪くなる旨の欠点がある。
本発明は、１回のAlGaAs層の成長で相補型半
導体装置の製造を可能とし、前記の欠点を解消す
るものである。
導体装置の製造を可能とし、前記の欠点を解消す
るものである。
本発明者は、第３図に関して説明した相補型半
導体装置に於いて、例えば、ｐチヤネル側トラン
ジスタ、即ち、高正孔移動度トランジスタの構造
として第１図に見られるものを作製し、高正孔移
動度トランジスタとして正常に動作することを確
認した。
導体装置に於いて、例えば、ｐチヤネル側トラン
ジスタ、即ち、高正孔移動度トランジスタの構造
として第１図に見られるものを作製し、高正孔移
動度トランジスタとして正常に動作することを確
認した。
第１図は本発明に依る相補型半導体装置に於け
る高正孔移動度トランジスタ側の要部切断側面図
を表している。
る高正孔移動度トランジスタ側の要部切断側面図
を表している。
図に於いて、２１は半絶縁性GaAs基板、２２
はノン・ドープGaAsバツフア層、２３はノン・
ドープGaAsチヤネル層、２５はｎ型AlxGa1-xAs
電子供給層（一導電型キヤリヤ供給層）、３１は
高正孔移動度トランジスタ（ｐチヤネル側）の制
御電極、３４はｐチヤネル側の入力電極、３５は
ｐチヤネル側の出力電極、３６及び３７はｐ型不
純物拡散領域（反対導電型キヤリヤ拡散領域）で
あるソース領域及びドレイン領域をそれぞれ示し
ている。
はノン・ドープGaAsバツフア層、２３はノン・
ドープGaAsチヤネル層、２５はｎ型AlxGa1-xAs
電子供給層（一導電型キヤリヤ供給層）、３１は
高正孔移動度トランジスタ（ｐチヤネル側）の制
御電極、３４はｐチヤネル側の入力電極、３５は
ｐチヤネル側の出力電極、３６及び３７はｐ型不
純物拡散領域（反対導電型キヤリヤ拡散領域）で
あるソース領域及びドレイン領域をそれぞれ示し
ている。
図示の半導体装置に於けるｎ型AlxGa1-xAs電
子供給層２５のドナー濃度と厚さは熱平衡状態に
てヘテロ界面に電子の蓄積がないような程度、即
ち、ノーマリ・オフとなるように選択される。ま
た、制御電極３１は、ｎ型AlxGa1-xAs電子供給
層２５を熱平衡状態において空乏化させる機能を
有するものであり、シヨツトキ金属、ｐ型半導
体、絶縁物／金属など、目的に応じて選択すれば
良い。
子供給層２５のドナー濃度と厚さは熱平衡状態に
てヘテロ界面に電子の蓄積がないような程度、即
ち、ノーマリ・オフとなるように選択される。ま
た、制御電極３１は、ｎ型AlxGa1-xAs電子供給
層２５を熱平衡状態において空乏化させる機能を
有するものであり、シヨツトキ金属、ｐ型半導
体、絶縁物／金属など、目的に応じて選択すれば
良い。
さて、前記半導体装置に於いて、ソース領域と
して動作するｐ型不純物拡散領域３６に加わる電
圧に対して負の電圧を制御電極３１に印加すると
ノン・ドープGaAsチヤネル層２３のヘテロ界面
側表面ポテンシヤルが低下し、その結果、ｐ型ソ
ース領域３６から正孔が流れ込んでｐチヤネルが
生成されてノーマリ・オフ・モード動作が可能と
なる。尚、この場合、高電子移動度トランジス
タ、即ち、ｎチヤネル側トランジスタの構成及び
動作は第３図について説明した相補型半導体装置
に於けるそれと全く変わりない。
して動作するｐ型不純物拡散領域３６に加わる電
圧に対して負の電圧を制御電極３１に印加すると
ノン・ドープGaAsチヤネル層２３のヘテロ界面
側表面ポテンシヤルが低下し、その結果、ｐ型ソ
ース領域３６から正孔が流れ込んでｐチヤネルが
生成されてノーマリ・オフ・モード動作が可能と
なる。尚、この場合、高電子移動度トランジス
タ、即ち、ｎチヤネル側トランジスタの構成及び
動作は第３図について説明した相補型半導体装置
に於けるそれと全く変わりない。
そこで、本発明の相補型半導体装置では、半
絶縁性結晶基板上に形成されたノン・ドープ半導
体チヤネル層と、該チヤネル層上に形成され該チ
ヤネル層より小さいキヤリヤ親和力を有してヘテ
ロ接合を形成する一導電型キヤリヤ供給層と、該
一導電性キヤリヤ供給層上に形成された制御電極
と、該制御電極を挟んで前記一導電型キヤリヤ供
給層上に形成された入力電極及び出力電極とを有
しヘテロ界面に一導電型キヤリヤを誘起して動作
するノーマリ・オフ・モードの一導電型チヤネ
ル・トランジスタ、前記一導電型キヤリヤ供給
層上に形成された制御電極を挟んで対向し且つ該
一導電型キヤリヤ供給層表面から前記ノン・ドー
プ半導体チヤネル層内に達する反対導電型キヤリ
ヤ拡散領域と、該反対導電型キヤリヤ拡散領域上
にそれぞれ別個に対応させて形成された入力電極
及び出力電極とを有しヘテロ界面に反対導電型キ
ヤリヤを誘起して動作するノーマリ・オフ・モー
ドの反対導電型チヤネル・トランジスタ、の前記
及びの２種類のトランジスタからなり、その
２種類のトランジスタに於ける制御電極を相互に
接続して出力端子とし、同じく入力電極を電源接
続電極としている。
絶縁性結晶基板上に形成されたノン・ドープ半導
体チヤネル層と、該チヤネル層上に形成され該チ
ヤネル層より小さいキヤリヤ親和力を有してヘテ
ロ接合を形成する一導電型キヤリヤ供給層と、該
一導電性キヤリヤ供給層上に形成された制御電極
と、該制御電極を挟んで前記一導電型キヤリヤ供
給層上に形成された入力電極及び出力電極とを有
しヘテロ界面に一導電型キヤリヤを誘起して動作
するノーマリ・オフ・モードの一導電型チヤネ
ル・トランジスタ、前記一導電型キヤリヤ供給
層上に形成された制御電極を挟んで対向し且つ該
一導電型キヤリヤ供給層表面から前記ノン・ドー
プ半導体チヤネル層内に達する反対導電型キヤリ
ヤ拡散領域と、該反対導電型キヤリヤ拡散領域上
にそれぞれ別個に対応させて形成された入力電極
及び出力電極とを有しヘテロ界面に反対導電型キ
ヤリヤを誘起して動作するノーマリ・オフ・モー
ドの反対導電型チヤネル・トランジスタ、の前記
及びの２種類のトランジスタからなり、その
２種類のトランジスタに於ける制御電極を相互に
接続して出力端子とし、同じく入力電極を電源接
続電極としている。
前記のような構成を採ると、ノン・ドープ半導
体チヤネル層上に形成され該チヤネル層より小さ
いキヤリヤ親和力を有してヘテロ接合を生成する
一導電型キヤリヤ供給層は、一導電型チヤネル・
トランジスタ及び反対導電型チヤネル・トランジ
スタの両者に共通とすることができる。
体チヤネル層上に形成され該チヤネル層より小さ
いキヤリヤ親和力を有してヘテロ接合を生成する
一導電型キヤリヤ供給層は、一導電型チヤネル・
トランジスタ及び反対導電型チヤネル・トランジ
スタの両者に共通とすることができる。
従つて、キヤリヤ供給層は１回の成長工程で完
成させることが可能であるから、第３図に関して
説明した従来技術に依る相補型半導体装置のよう
に、選択成長で２回目に成長させるキヤリヤ供給
層の結晶性が悪くなる旨の欠点は完全に解消され
る。
成させることが可能であるから、第３図に関して
説明した従来技術に依る相補型半導体装置のよう
に、選択成長で２回目に成長させるキヤリヤ供給
層の結晶性が悪くなる旨の欠点は完全に解消され
る。
第２図は本発明一実施例の要部切断面図を表
し、第１図に関して説明した部分と同部分は同記
号で指示してある。
し、第１図に関して説明した部分と同部分は同記
号で指示してある。
図に於いて、２４は素子間分離用溝、２８は２
次元電子ガス層、３０は高電子移動度トランジス
タ（ｎチヤネル側）の制御電極、３２はｎチヤネ
ル側の入力電極、３３はｎチヤネル側の出力電極
をそれぞれ示している。
次元電子ガス層、３０は高電子移動度トランジス
タ（ｎチヤネル側）の制御電極、３２はｎチヤネ
ル側の入力電極、３３はｎチヤネル側の出力電極
をそれぞれ示している。
図から判るように、本実施例では、ｎチヤネル
側トランジスタに於けるｎ型AlxGa1-xAs電子供
給層２５をそのままｐチヤネル側トランジスタに
も用いているので、従来技術に於けるように、２
回の成長を行う必要はない。
側トランジスタに於けるｎ型AlxGa1-xAs電子供
給層２５をそのままｐチヤネル側トランジスタに
も用いているので、従来技術に於けるように、２
回の成長を行う必要はない。
本発明の相補型半導体装置では、ｐチヤネル側
トランジスタの構造が第３図に見られる従来例と
相違しているので、それを製造する場合の要点に
ついて説明する。
トランジスタの構造が第３図に見られる従来例と
相違しているので、それを製造する場合の要点に
ついて説明する。
(1) 制御電極３１は、例えばチタン（Ti）／タ
ングステン(W)、Ｗ／シリコン（Si）等の高融点
金属で作製する。
ングステン(W)、Ｗ／シリコン（Si）等の高融点
金属で作製する。
(2) ｎチヤネル側トランジスタの部分にフオト・
レジストなどで保護膜を形成し、制御電極３１
をマスクとして、例えばベリリウム（Be）な
どのｐ型ドーパントをイオン注入し、その後、
アニールを行つてｐ型ソース領域３６及びｐ型
ドレイン領域３７を形成する。
レジストなどで保護膜を形成し、制御電極３１
をマスクとして、例えばベリリウム（Be）な
どのｐ型ドーパントをイオン注入し、その後、
アニールを行つてｐ型ソース領域３６及びｐ型
ドレイン領域３７を形成する。
この場合の条件は次の通りである。
イオン注入
注入形式：保護膜スルー注入
ドーパント：Be
加速エネルギ：175〔KeV〕
保護膜：窒化アルミニウム（AlN）
ドーズ量：１×1019〔cm-2〕
アニール
アニール形式：ランプ・アニール
温度：950〔℃〕
時間：10〔秒〕
(3) ｎチヤネル側のオーミツク電極、即ち、入力
電極３２及び出力電極３３は金（Au）・ゲルマ
ニウム（Ge）／Auで形成し、温度45〔℃〕で
時間２（分）の合金化アニールを行つた。
電極３２及び出力電極３３は金（Au）・ゲルマ
ニウム（Ge）／Auで形成し、温度45〔℃〕で
時間２（分）の合金化アニールを行つた。
また、ｐチヤネル側のオーミツク電極、即ち、
入力電極３４及び出力電極３５はAu・亜鉛
（Zn）／Auで形成し、ｎチヤネル側と同じ条件
で合金化アニールを行つた。
入力電極３４及び出力電極３５はAu・亜鉛
（Zn）／Auで形成し、ｎチヤネル側と同じ条件
で合金化アニールを行つた。
前記説明した実施例では、ノン・ドープGaAs
チヤネル層２３上に成長させた半導体層はｎ型
AlxGa1-xAs電子供給層２５であるが、これをｐ
型AlxGa1-xAsに変えて正孔供給層とし、ヘテロ
界面のノン・ドープGaAsチヤネル層２３側に２
次元正孔ガス層を生成させてｐチヤネル側トラン
ジスタを構成し、ｎチヤネル側トランジスタには
不純物拡散に依りｎ型ソース領域及びｎ型ドレイ
ン領域を形成するようにしても良い。
チヤネル層２３上に成長させた半導体層はｎ型
AlxGa1-xAs電子供給層２５であるが、これをｐ
型AlxGa1-xAsに変えて正孔供給層とし、ヘテロ
界面のノン・ドープGaAsチヤネル層２３側に２
次元正孔ガス層を生成させてｐチヤネル側トラン
ジスタを構成し、ｎチヤネル側トランジスタには
不純物拡散に依りｎ型ソース領域及びｎ型ドレイ
ン領域を形成するようにしても良い。
本発明の相補型半導体装置では、電子供給層或
いは正孔供給層として用いられる半導体層をｎチ
ヤネル側とｐチヤネル側とで共通に用い、その半
導体層の導電型の如何に依りｎチヤネル側或いは
ｐチヤネル側に該半導体層と反対導電型の領域を
形成し、そこからヘテロ界面近接のチヤネル層に
正孔或いは電子を供給してチヤネルを生成させて
相補型半導体装置の一方のトランジスタとして動
作させるようにしている。
いは正孔供給層として用いられる半導体層をｎチ
ヤネル側とｐチヤネル側とで共通に用い、その半
導体層の導電型の如何に依りｎチヤネル側或いは
ｐチヤネル側に該半導体層と反対導電型の領域を
形成し、そこからヘテロ界面近接のチヤネル層に
正孔或いは電子を供給してチヤネルを生成させて
相補型半導体装置の一方のトランジスタとして動
作させるようにしている。
従つて、電子供給層或いは正孔供給層として用
いられる前記半導体層は１回の成長で形成され、
その結果、従来、電子供給層と正孔供給層と２回
に分けて成長させる場合のような結晶性の不良は
解消され、簡単な製造工程で高速且つ低消費電力
の相補型半導体装置が得られる。
いられる前記半導体層は１回の成長で形成され、
その結果、従来、電子供給層と正孔供給層と２回
に分けて成長させる場合のような結晶性の不良は
解消され、簡単な製造工程で高速且つ低消費電力
の相補型半導体装置が得られる。
第１図及び第２図は本発明一実施例の要部切断
側面図、第３図は従来例の要部切断側面図をそれ
ぞれ表している。 図に於いて、２１は半絶縁性GaAs基板、２２
はノン・ドープGaAsバツフア層、２３はノン・
ドープGaAsチヤネル層、２４は素子間分離用
溝、２５はｎ型AlxGa1-xAs電子供給層、２８は
２次元電子ガス層、３０は高電子移動度トランジ
スタ（ｎチヤネル側）の制御電極、３１は高正孔
移動度トランジスタ（ｐチヤネル側）の制御電
極、３２はｎチヤネル側の入力電極、３３はｎチ
ヤネル側の出力電極、３４はｐチヤネル側の入力
電極、３５はｐチヤネル側の出力電極、３６及び
３７はｐ型不純物拡散領域であるソース領域及び
ドレイン領域をそれぞれ示している。
側面図、第３図は従来例の要部切断側面図をそれ
ぞれ表している。 図に於いて、２１は半絶縁性GaAs基板、２２
はノン・ドープGaAsバツフア層、２３はノン・
ドープGaAsチヤネル層、２４は素子間分離用
溝、２５はｎ型AlxGa1-xAs電子供給層、２８は
２次元電子ガス層、３０は高電子移動度トランジ
スタ（ｎチヤネル側）の制御電極、３１は高正孔
移動度トランジスタ（ｐチヤネル側）の制御電
極、３２はｎチヤネル側の入力電極、３３はｎチ
ヤネル側の出力電極、３４はｐチヤネル側の入力
電極、３５はｐチヤネル側の出力電極、３６及び
３７はｐ型不純物拡散領域であるソース領域及び
ドレイン領域をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性結晶基板上に形成されたノン・ドー
プ半導体チヤネル層と、該チヤネル層上に形成さ
れ該チヤネル層より小さいキヤリヤ親和力を有し
てヘテロ接合を形成する一導電型キヤリヤ供給層
と、該一導電型キヤリヤ供給層上に形成された制
御電極と、該制御電極を挟んで前記一導電型キヤ
リヤ供給層上に形成された入力電極及び出力電極
とを有するノーマリ・オフ・モードの一導電型チ
ヤネル・トランジスタ、 ２ 前記一導電型キヤリヤ供給層上に形成された
制御電極を挟んで対向し且つ該一導電型キヤリヤ
供給層表面から前記ノン・ドープ半導体チヤネル
層内に達する反対導電型キヤリヤ拡散領域と、該
反対導電型キヤリヤ拡散領域上にそれぞれ別個に
対応させて形成された入力電極及び出力電極とを
有するノーマリ・オフ・モードの反対導電型チヤ
ネル・トランジスタ、 の２種類のトランジスタからなり、該２種類のト
ランジスタに於ける制御電極を相互に接続して入
力端子、同じく出力電極を相互に接続して出力端
子、同じく入力電極を電源接続電極としてなるこ
とを特徴とする相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180361A JPS6159875A (ja) | 1984-08-31 | 1984-08-31 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180361A JPS6159875A (ja) | 1984-08-31 | 1984-08-31 | 相補型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159875A JPS6159875A (ja) | 1986-03-27 |
| JPH0439775B2 true JPH0439775B2 (ja) | 1992-06-30 |
Family
ID=16081899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59180361A Granted JPS6159875A (ja) | 1984-08-31 | 1984-08-31 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159875A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2549795B2 (ja) * | 1992-03-17 | 1996-10-30 | 株式会社東芝 | 化合物半導体集積回路及びその製造方法 |
| US7119381B2 (en) * | 2004-07-30 | 2006-10-10 | Freescale Semiconductor, Inc. | Complementary metal-oxide-semiconductor field effect transistor structure having ion implant in only one of the complementary devices |
-
1984
- 1984-08-31 JP JP59180361A patent/JPS6159875A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159875A (ja) | 1986-03-27 |
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