Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JPH0439953B2 - - Google Patents
[go: Go Back, main page]

JPH0439953B2 - - Google Patents

Info

Publication number
JPH0439953B2
JPH0439953B2 JP61075032A JP7503286A JPH0439953B2 JP H0439953 B2 JPH0439953 B2 JP H0439953B2 JP 61075032 A JP61075032 A JP 61075032A JP 7503286 A JP7503286 A JP 7503286A JP H0439953 B2 JPH0439953 B2 JP H0439953B2
Authority
JP
Japan
Prior art keywords
pulse
slice level
signal
counter
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61075032A
Other languages
Japanese (ja)
Other versions
JPS62231575A (en
Inventor
Junji Maeda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu General Ltd
Original Assignee
Fujitsu General Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu General Ltd filed Critical Fujitsu General Ltd
Priority to JP7503286A priority Critical patent/JPS62231575A/en
Publication of JPS62231575A publication Critical patent/JPS62231575A/en
Publication of JPH0439953B2 publication Critical patent/JPH0439953B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Television Systems (AREA)

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、受信した文字放送のアナログ信号を
デジタル信号に変換する際の基準電圧(スライス
レベル)を、変動した文字信号の最も適正な電圧
に補正するための補正回路に関するものである。
DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention provides a method for converting a received teletext analog signal into a digital signal by adjusting the reference voltage (slice level) to the most appropriate voltage for the fluctuating text signal. This invention relates to a correction circuit for correcting.

「従来の技術」 文字放送において、第4図に示すような一般の
TV放送信号の垂直期間に重畳されて送信されて
くる文字放送信号Aはアナログ信号であるため、
文字放送の再生装置に入力する前にA/D変換し
てデジタル信号化する必要があるが、電源電圧の
変動や回路の温度特性など種々の原因によりアナ
ログの文字放送信号Aの大きさ(高さ)は変動し
て正確なデジタルの文字放送信号に変換されな
い。すなわち、スライスレベルが低すぎると幅の
広いパルスに変換され、高すぎると幅の狭いパル
スに変換されてしまう。
“Prior art” In teletext broadcasting, general
Since the teletext signal A that is transmitted superimposed on the vertical period of the TV broadcast signal is an analog signal,
It is necessary to A/D convert it into a digital signal before inputting it to a teletext playback device, but the size of the analog teletext signal A (high ) fluctuates and is not converted into an accurate digital teletext signal. That is, if the slice level is too low, it will be converted into a wide pulse, and if it is too high, it will be converted into a narrow pulse.

この変動するスライスレベルを適正なレベルに
補正する装置として、第5図に示すようなスライ
スレベルの補正装置があつた。この第5図の補正
装置は、A/D変換されたデジタルの文字放送信
号のクロツクパルス幅の許容範囲の上限と下限を
設定するそれぞれの基準パルス発生回路11,1
2と、この基準パルス発生回路11,12により
設定されたパルスの幅と前記デジタルの文字放送
信号のクロツクパルスの幅を比較するパルス幅比
較回路13,14と、デジタルの文字法送信号の
クロツクパルスの立上りで動作してデジタルの文
字放送信号のクロツクパルスの入力と同時に前記
基準パルス発生回路11,12を立ち上げるフリ
ツプフロツプ15とにより、デジタルの文字放送
信号のクロツクパルスと基準パルスの比較する回
路が構成されている。また、前記パルス幅比較回
路13,14の出力に従つて動作するシフトレジ
スタ16と、このシフトレジスタ16の状態をア
ナログ信号化するD/A変換回路17とにより、
スライスレベルを設定する信号を生成するように
したものである。なお、18はデジタルの文字放
送信号の入力端子、19はスライスレベルを補正
する信号の出力端子、20はクロツク信号の入力
端子である。
As a device for correcting this fluctuating slice level to an appropriate level, there is a slice level correction device shown in FIG. The correction device shown in FIG. 5 includes reference pulse generation circuits 11 and 1, respectively, which set the upper and lower limits of the allowable range of the clock pulse width of the A/D-converted digital teletext signal.
2, pulse width comparison circuits 13 and 14 that compare the width of the pulse set by the reference pulse generation circuits 11 and 12 with the width of the clock pulse of the digital teletext signal, and A flip-flop 15 operates at the rising edge and starts up the reference pulse generating circuits 11 and 12 at the same time as the input of the clock pulse of the digital teletext signal, thereby forming a circuit for comparing the clock pulse of the digital teletext signal and the reference pulse. There is. Furthermore, a shift register 16 that operates according to the outputs of the pulse width comparison circuits 13 and 14, and a D/A conversion circuit 17 that converts the state of the shift register 16 into an analog signal,
This is designed to generate a signal for setting the slice level. Note that 18 is an input terminal for a digital teletext signal, 19 is an output terminal for a signal for correcting the slice level, and 20 is an input terminal for a clock signal.

この装置は、入力端子18にデジタルの文字放
送信号のクロツクパルスが入力されると、このク
ロツクパルスがパルス幅比較回路13,14に入
力されるとともに、フリツプフロツプ15によつ
て基準パルス発生回路11,12が立上り、それ
ぞれに設定された幅の基準パルスを発生して、こ
の基準パルスを前記パルス幅比較回路13,14
に入力する。パルス幅比較回路13は、デジタル
の文字放送信号のクロツクパルス幅と許容範囲の
上限の基準パルス幅とを比較し、デジタルの文字
放送信号のクロツクパルスの幅が基準パルス幅よ
り広いときにシフトレジスタ16に信号を送る。
パルス幅比較回路14は、デジタルの文字放送信
号のクロツクパルス幅と許容範囲の下限の基準パ
ルスの幅とを比較し、デジタルの文字放送信号の
クロツクパルスの幅が基準パルス幅より狭いとき
にシフトレジスタ16に信号を送る。シフトレジ
スタ16は、パルス幅比較回路13から信号を受
けたときは1ビツト右シフト、パルス幅比較回路
14から信号を受けたときは1ビツト左シフトす
る。そして、このシフトレジスタ16の状態を
D/A変換回路によりスライスレベル補正のアナ
ログ信号に変換して出力する。
In this device, when a clock pulse of a digital teletext signal is input to an input terminal 18, this clock pulse is input to pulse width comparison circuits 13 and 14, and a flip-flop 15 converts the reference pulse generation circuits 11 and 12. rise, generate reference pulses with respective set widths, and pass these reference pulses to the pulse width comparison circuits 13 and 14.
Enter. The pulse width comparison circuit 13 compares the clock pulse width of the digital teletext signal with the reference pulse width at the upper limit of the allowable range, and when the width of the clock pulse of the digital teletext signal is wider than the reference pulse width, the clock pulse width of the digital teletext signal is input to the shift register 16. send a signal.
The pulse width comparison circuit 14 compares the clock pulse width of the digital teletext signal with the reference pulse width at the lower limit of the allowable range, and when the clock pulse width of the digital teletext signal is narrower than the reference pulse width, the shift register 16 send a signal to. The shift register 16 shifts one bit to the right when it receives a signal from the pulse width comparison circuit 13, and shifts it one bit to the left when it receives a signal from the pulse width comparison circuit 14. Then, the state of this shift register 16 is converted into an analog signal for slice level correction by a D/A conversion circuit and output.

「発明が解決しようとする問題点」 上述の補正装置は、デジタルの文字放送信号の
クロツクパルスと基準パルスの幅とを比較して、
許容範囲を上回つているか、下回つているかをシ
フトレジスタに入力し、上回つているときにはシ
フトレジスタが1ビツト右シフト、下回つている
ときには1ビツト左シフトするものであつて、シ
フトレジスタが1ビツトづつシフトするものであ
る。すなわち、1回の比較により、スライスレベ
ルを1段階だけ補正するものであつて、アナログ
文字法送信号Aが急激に変動して、例えば4段階
分の変動があつたときは、4回の比較・シフトに
より徐々に補正するので、この間は適正なスライ
スレベルでのA/D変換ができないという問題点
があつた。
"Problems to be Solved by the Invention" The above-mentioned correction device compares the width of the clock pulse of the digital teletext signal with the width of the reference pulse.
Whether the value is above or below the allowable range is input to the shift register, and when it is above, the shift register is shifted one bit to the right, and when it is below, it is shifted to the left by one bit. It shifts one bit at a time. In other words, one comparison corrects the slice level by one step, and if the analog character transmission signal A suddenly fluctuates, for example, by four steps, the slice level is corrected four times. - Since the correction is performed gradually by shifting, there is a problem that A/D conversion cannot be performed at an appropriate slice level during this period.

「問題点を解決するための手段」 本発明はこのような問題点を解決するためにな
されたもので、文字放送信号のクロツクパルスの
立上りを基準として基準パルスを発生する基準パ
ルス発生回路と、前記文字放送信号のクロツクパ
ルスの立上りから立下がりまでのパルスの時間幅
が基準パルスの時間幅より小さいときの両者の時
間幅の差を計数する第1のカウンタと、前記文字
放送信号のクロツクパルスの立上りから立下がり
までのパルスの時間幅が基準パルスの時間幅より
大きいときの両者の時間幅の差を計数する第2の
カウンタと、文字放送信号のクロツクパルスの時
間幅が基準パルスの時間幅より小さいとき第1の
カウンタを選択するとともにスライスレベルの補
正を負方向に設定し、文字放送信号のクロツクパ
ルスの時間幅が基準パルスの時間幅より大きいと
き第2のカウンタを選択するとともにスライスレ
ベルの補正を正方向に設定するの選択回路と、こ
の選択回路で選択された第1のカウンタまたは第
2とカウンタのデータに対応した量だけ負または
正の方向にスライスレベルを補正するデジタル・
アナログ変換器とからなるものである。
"Means for Solving the Problems" The present invention has been made to solve these problems, and includes a reference pulse generation circuit that generates a reference pulse based on the rising edge of a clock pulse of a teletext signal, and a first counter for counting the difference in time width between the rising edge and the falling edge of the clock pulse of the teletext signal when the pulse time width is smaller than the time width of the reference pulse; A second counter that counts the difference in time width between the two when the time width of the pulse until falling is larger than the time width of the reference pulse, and when the time width of the clock pulse of the teletext signal is smaller than the time width of the reference pulse. The first counter is selected and the slice level correction is set in the negative direction, and when the time width of the clock pulse of the teletext signal is larger than the time width of the reference pulse, the second counter is selected and the slice level correction is set in the negative direction. a selection circuit for setting the direction, and a digital circuit for correcting the slice level in the negative or positive direction by an amount corresponding to the data of the first counter or the second counter selected by this selection circuit.
It consists of an analog converter.

「作用」 基準パルス発生回路は、デジタルの文字放送信
号のクロツクパルスの立上りを基準として、適正
なスライスレベルのときの基準パルスを発生す
る。この基準パルスに対して、実際の文字放送信
号のクロツクパルスの時間幅が大きいか小さいか
を検出し、かつ両者の差がどの程度であるかを第
1のカウンタまたは第2のカウンタでデジタル値
として計数する。そして文字放送信号のクロツク
パルスが基準パルスより小さいときはスライスレ
ベルは上すぎであるから、第の1カウンタで得ら
れた値だけ下げるように補正する。逆に大きいと
きは下すぎであるから第2のカウンタで得られた
値だけ上げるように補正する。
``Operation'' The reference pulse generation circuit generates a reference pulse at an appropriate slice level using the rising edge of the clock pulse of the digital teletext signal as a reference. With respect to this reference pulse, it is detected whether the time width of the clock pulse of the actual teletext signal is larger or smaller, and the difference between the two is determined as a digital value using a first counter or a second counter. Count. If the clock pulse of the teletext signal is smaller than the reference pulse, the slice level is too high, so it is corrected to lower it by the value obtained by the first counter. On the other hand, if it is large, it is too low, so the correction is made to increase it by the value obtained by the second counter.

「実施例」 以下、本発明の一実施例を図面について説明す
る。
“Embodiment” An embodiment of the present invention will be described below with reference to the drawings.

1はA/D変換されたデジタルの文字放送信号
のクロツクパルスを入力するパルス信号入力端子
で、具体的には第3図aの適正なスライスレベル
(Bo)でA/D変換された場合は第3図bのよう
な正確なクロツクパルス、第3図aの上すぎるス
ライスレベル(Bu)でA/D変換された場合は
第3図cのような狭いクロツクパルス、第3図a
の下すぎるスライスレベルBdでA/D変換され
た場合は第3図eのような広いクロツクパルスが
入力する。2は本補正回路の基準となるクロツク
信号(例えば46MHz)の入力端子である。3は、
単安定マルチバイブレータからなる基準パルス発
生回路で、適正なスライスレベルでA/D変換さ
れたときのクロツクパルス幅(W0)(175ns)と
同一幅の基準パルスを出力する。4は第1のカウ
ンタで、基準パルス幅(W0)より小さい幅
(W1)のクロツクパルスが入力されたとき、その
差に相当するデジタル値を出力する。5は第2の
カウンタで、基準パルス幅(W0)より大きい幅
(W2)のクロツクパルスが入力されたとき、その
差に相当するデジタル値を出力する。6は選択回
路で、この選択回路6は前記クロツクパルスの幅
が基準パルス幅(W0)より小さいときは第1の
カウンタ4を選択し、逆に大きいときは第2のカ
ウンタ5を選択するものである。7,8は、それ
ぞれ第1、第2のカウンタ4,5の出力を次段へ
送るためのバツフア回路である。9は、スライス
レベルを補正するためのデジタル・アナログ変換
器で、正方向に補正するか、負方向に補正するか
を設定する端子Dと、補正量を設定する端子A,
B,Cを有する。10は補正されたスライスレベ
ルの出力端子である。
1 is a pulse signal input terminal that inputs the clock pulse of the A/D converted digital teletext signal. Specifically, when A/D converted at the appropriate slice level (Bo) in Figure 3a, Accurate clock pulse as shown in Figure 3b, narrow clock pulse as shown in Figure 3c if A/D conversion is performed at a too high slice level (Bu) in Figure 3a, and narrow clock pulse as in Figure 3a.
If A/D conversion is performed at a slice level Bd that is too low, a wide clock pulse as shown in FIG. 3e will be input. Reference numeral 2 denotes an input terminal for a clock signal (for example, 46 MHz) serving as a reference for this correction circuit. 3 is
A reference pulse generation circuit consisting of a monostable multivibrator outputs a reference pulse having the same width as the clock pulse width (W 0 ) (175 ns) when A/D converted at an appropriate slice level. A first counter 4 outputs a digital value corresponding to the difference when a clock pulse having a width (W 1 ) smaller than the reference pulse width (W 0 ) is input. A second counter 5 outputs a digital value corresponding to the difference when a clock pulse having a width (W 2 ) larger than the reference pulse width (W 0 ) is input. Reference numeral 6 denotes a selection circuit, which selects the first counter 4 when the width of the clock pulse is smaller than the reference pulse width (W 0 ), and selects the second counter 5 when it is larger. It is. 7 and 8 are buffer circuits for sending the outputs of the first and second counters 4 and 5 to the next stage, respectively. 9 is a digital-to-analog converter for correcting the slice level, which includes a terminal D for setting whether to correct the slice level in the positive direction or in the negative direction, and a terminal A for setting the correction amount.
It has B and C. 10 is an output terminal for the corrected slice level.

以上のような構成において、スライスレベルが
第3図aのBoで示されるような適正な場合には
入力端子1に入力したデジタルの文字放送信号の
クロクツクパルス信号は、第3図bに示すような
立上りから立下がりまでと、立下がりから立上り
までのパルス幅(W0)はともに175nsとなつてデ
ジタル・アナログ変換器9の出力は第2図におけ
る「0000」であり、補正されない。
In the above configuration, when the slice level is appropriate as shown by Bo in Figure 3a, the clock pulse signal of the digital teletext signal input to input terminal 1 is as shown in Figure 3b. The pulse widths (W 0 ) from the rising edge to the falling edge and from the falling edge to the rising edge are both 175 ns, and the output of the digital-to-analog converter 9 is "0000" in FIG. 2, which is not corrected.

スライスレベルが第3図aのBuのように上す
ぎる場合には、入力端子1には、第3図cのよう
な立上りから立下がりまでのパルス幅(W1)の
パルス信号が入力する。このときのスライスレベ
ル(Bu)は第2図における「0011」であるとす
る。この第3図cのパルスの立上り(t1)を利用
して基準パルス発生回路3から第3図dに示すよ
うな基準パルスが発生する。前記第3図cのパル
スが立下がる(t2)と、第1のカウンタ4は入力
端子2から入力されているクロツク信号を計数し
はじめ、基準パルスの立下がりで計数を停止す
る。この計数値を「M」とする。ここで、第2図
に示すように、真理値表の4桁目が上すぎのとき
「1」、下すぎのとき「0」であるから、選択回路
6の信号によつて一方のバツフア回路7が選択さ
れる。すると、このバツフア回路からスライスレ
ベルを下げる方向に指令する信号は入力端子Dに
送られ、バツフア回路7の補正量に相当する出力
「M」が入力端子A,B,Cに送られデジタル・
アナログ変換器9ではこの値だけスライスレベル
を下げるように補正する。
When the slice level is too high as shown in Bu in FIG. 3a, a pulse signal having a pulse width (W 1 ) from the rising edge to the falling edge as shown in FIG. 3c is input to the input terminal 1. It is assumed that the slice level (Bu) at this time is "0011" in FIG. Using the rising edge (t 1 ) of the pulse shown in FIG. 3c, the reference pulse generating circuit 3 generates a reference pulse as shown in FIG. 3d. When the pulse shown in FIG. 3c falls (t 2 ), the first counter 4 starts counting the clock signal input from the input terminal 2, and stops counting when the reference pulse falls. Let this count value be "M". Here, as shown in FIG. 2, when the fourth digit of the truth table is too high, it is "1" and when it is too low, it is "0". 7 is selected. Then, a signal instructing the slice level to be lowered from this buffer circuit is sent to the input terminal D, and an output "M" corresponding to the correction amount of the buffer circuit 7 is sent to the input terminals A, B, and C.
The analog converter 9 corrects the slice level to lower it by this value.

スライスレベルが第3図aのBdのように下す
ぎる場合には同様に、第3図eのようなパルス
W2が入力端子1に入力し、同様にして第2のカ
ウンタ5にて第3図fの斜視部Nに示す補正量が
得られ、これがバツフア回路8を経てデジタル・
アナログ変換器9へ送られる。選択回路6の入力
端子Dへの信号が反転するので、スライスレベル
は「N」だけ上げるように補正される。
Similarly, if the slice level is too low as Bd in Figure 3a, a pulse as shown in Figure 3e is applied.
W 2 is input to the input terminal 1, and in the same way, the second counter 5 obtains the correction amount shown in the perspective part N of FIG.
It is sent to analog converter 9. Since the signal to the input terminal D of the selection circuit 6 is inverted, the slice level is corrected to increase by "N".

「発明の効果」 本発明は上述のように構成したので、スライス
レベルが常に適正位置に補正でき、アナログ・デ
ジタル変換時に常に安定したデジタル信号を検出
することができる。また、デジタルの文字放送信
号のクロツクパルスと基準パルスを比較してスラ
イスレベルの補正量を得て、1度に多段階の補正
ができるので、急激なアナログの文字放送信号の
変動にもすばやく適正なスライスレベルに補正す
ることができるという効果を有するものである。
"Effects of the Invention" Since the present invention is configured as described above, the slice level can always be corrected to an appropriate position, and a stable digital signal can always be detected during analog-to-digital conversion. In addition, by comparing the clock pulse of the digital teletext signal with the reference pulse to obtain the slice level correction amount, multiple levels of correction can be made at once, so even sudden changes in the analog teletext signal can be quickly and appropriately corrected. This has the effect that correction can be made to the slice level.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明によるスライスレベル補正回路
の一実施例を示すブロツク図。第2図はスライス
レベルとアナログ信号の説明図、第3図は各部の
動作波形図、第4図は文字放送波形図、第5図は
従来例を示すブロツク図である。 1……文字信号の入力端子、2……クロツク信
号入力端子、3……基準パルス発生回路、4,5
……カウンタ、6……選択回路、7,8……バツ
フア回路、9……デジタル・アナログ変換回路、
10……出力端子。
FIG. 1 is a block diagram showing an embodiment of a slice level correction circuit according to the present invention. FIG. 2 is an explanatory diagram of slice levels and analog signals, FIG. 3 is an operational waveform diagram of each part, FIG. 4 is a teletext waveform diagram, and FIG. 5 is a block diagram showing a conventional example. 1...Character signal input terminal, 2...Clock signal input terminal, 3...Reference pulse generation circuit, 4, 5
... Counter, 6 ... Selection circuit, 7, 8 ... Buffer circuit, 9 ... Digital-to-analog conversion circuit,
10...Output terminal.

Claims (1)

【特許請求の範囲】 1 文字放送信号のクロツクパルスの立上りを基
準として基準パルスを発生する基準パルス発生回
路と、 前記文字放送信号のクロツクパルスの立上りか
ら立下りまでのパルスの時間幅が基準パルスの時
間幅より小さいときの両者の時間幅の差を計数す
る第1のカウンタと、 前記文字放送信号のクロツクパルスの立上りか
ら立下がりまでのパルスの時間幅が基準パルスの
時間幅より大きいときの両者の時間幅の差を計数
する第2のカウンタと、 文字放送信号のクロツクパルスの時間幅が基準
パルスの時間幅より小さいとき第1のカウンタを
選択するとともにスライスレベルの補正を負方向
に設定し、文字放送信号のクロツクパルスの時間
幅が基準パルスの時間幅より大きいとき第2のカ
ウンタを選択するとともにスライスレベルの補正
を正方向に設定するの選択回路と、 この選択回路で選択された第1のカウンタまた
は第2とカウンタのデータに対応した量だけ負ま
たは正の方向にスライスレベルを補正するデジタ
ル・アナログ変換器とからなることを特徴とする
文字放送におけるスライスレベルの補正回路。 2 基準パルス発生回路は単安定マルチバイブレ
ータからなり、この基準パルスは適正スライスレ
ベル時のパルス幅と同一に設定した特許請求の範
囲第1項記載の文字放送におけるスライスレベル
の補正回路。
[Scope of Claims] 1. A reference pulse generation circuit that generates a reference pulse based on the rising edge of a clock pulse of a teletext signal, and a pulse time width from the rise to the fall of the clock pulse of the teletext signal is the time of the reference pulse. a first counter that counts the difference in time width between the two when the time width is smaller than the time width of the clock pulse of the teletext signal; A second counter that counts the difference in width, and a second counter that selects the first counter when the time width of the clock pulse of the teletext signal is smaller than the time width of the reference pulse and sets the slice level correction in the negative direction, a selection circuit for selecting a second counter and setting slice level correction in the positive direction when the time width of the clock pulse of the signal is larger than the time width of the reference pulse; and a first counter selected by the selection circuit; 1. A slice level correction circuit for teletext broadcasting, comprising: a second converter; and a digital-to-analog converter that corrects the slice level in a negative or positive direction by an amount corresponding to the data of the counter. 2. The slice level correction circuit in teletext broadcasting according to claim 1, wherein the reference pulse generation circuit is composed of a monostable multivibrator, and the reference pulse is set to be the same as the pulse width at the appropriate slice level.
JP7503286A 1986-03-31 1986-03-31 Correcting circuit for slice level in teletext Granted JPS62231575A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7503286A JPS62231575A (en) 1986-03-31 1986-03-31 Correcting circuit for slice level in teletext

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7503286A JPS62231575A (en) 1986-03-31 1986-03-31 Correcting circuit for slice level in teletext

Publications (2)

Publication Number Publication Date
JPS62231575A JPS62231575A (en) 1987-10-12
JPH0439953B2 true JPH0439953B2 (en) 1992-07-01

Family

ID=13564439

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7503286A Granted JPS62231575A (en) 1986-03-31 1986-03-31 Correcting circuit for slice level in teletext

Country Status (1)

Country Link
JP (1) JPS62231575A (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5469091A (en) * 1991-03-25 1995-11-21 Matsushita Electric Industrial Co., Ltd.K Data slice circuit
US5666167A (en) * 1992-09-15 1997-09-09 Thomson Consumer Electronics, Inc. Bias control apparatus for a data slicer in an auxiliary video information decoder

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5647730B2 (en) * 1975-01-29 1981-11-11

Also Published As

Publication number Publication date
JPS62231575A (en) 1987-10-12

Similar Documents

Publication Publication Date Title
US4233591A (en) Digital-to-analog converter of the pulse width modulation type
GB2090707A (en) Analogue-to-digital converter circuit
JPH0439953B2 (en)
EP0735374A2 (en) Time counting circuit and counter circuit
US5142365A (en) Circuit for controlling contrast in a digital television receiver
JP2857396B2 (en) Synchronous signal generation circuit
KR950014573B1 (en) Digital limiting circuit
JPS6157128A (en) A-D converter
JPH0777350B2 (en) Glitch generation suppression circuit of D / A converter
JPH06125274A (en) Redundancy function test circuit for A / D converter and method thereof
JPH066227A (en) A/d converter
JPH11234540A (en) Video signal processing device
KR100188914B1 (en) Duo-binary signal decoder
JPH024535Y2 (en)
JPS62264727A (en) AD conversion device
JPS59219A (en) Digital trigger circuit
JPS5926689Y2 (en) Binary discrimination device
JP2553795B2 (en) Velocity error detector
JPS62194740A (en) Digital processor
JPH0423515A (en) Integral method D/A converter
JPH066226A (en) Analog-digital converter
JPH08139762A (en) Bipolar/unipolar converter circuit
JPH02298115A (en) Correction circuit for clock duty ratio
JPS62141822A (en) Data control circuit for delta modem
JPS62204616A (en) Reference adjusting circuit