JPH0447464B2 - - Google Patents
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- JPH0447464B2 JPH0447464B2 JP56117322A JP11732281A JPH0447464B2 JP H0447464 B2 JPH0447464 B2 JP H0447464B2 JP 56117322 A JP56117322 A JP 56117322A JP 11732281 A JP11732281 A JP 11732281A JP H0447464 B2 JPH0447464 B2 JP H0447464B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- selection
- cell groups
- mos transistors
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、リードオンリメモリ（ROM）集積
回路の記憶回路のメモリ・セル配列に関する。本
発明は、その中でも、記憶回路部がMOSトラン
ジスタからなる記憶素子（以後、メモリ・セルと
呼ぶ）の直列かつ並列接続（以後、直並列接続と
呼ぶ）により構成されるリードオンリメモリ集積
回路（以後、ROMと呼ぶ）に関する。
回路の記憶回路のメモリ・セル配列に関する。本
発明は、その中でも、記憶回路部がMOSトラン
ジスタからなる記憶素子（以後、メモリ・セルと
呼ぶ）の直列かつ並列接続（以後、直並列接続と
呼ぶ）により構成されるリードオンリメモリ集積
回路（以後、ROMと呼ぶ）に関する。
［従来の技術及び発明が解決しようとする課題］
最近の大規模集積回路（LSI）の発展は目覚し
く、マイクロプロセツサの高性能化及び半導体メ
モリの高速化、高密度化に対する進歩は著しい。
この様な状況において、マイクロプロセツサ応用
製品が数多く開発され、それに伴い小型で大容量
化されたROMが要求されている。
く、マイクロプロセツサの高性能化及び半導体メ
モリの高速化、高密度化に対する進歩は著しい。
この様な状況において、マイクロプロセツサ応用
製品が数多く開発され、それに伴い小型で大容量
化されたROMが要求されている。
一般的なROMの構成は、第１図に示される。
図中の１はアドレス信号の入力端子、２はアドレ
スバツフア、３はアドレス列デコーダ、４はアド
レス行デコーダ、５はメモリ・セル・マトリクス
配列部（以後、セル・アレーと呼ぶ）、６は列セ
レクタとセンスアツプ部、７は出力バツフア、８
は出力信号の出力端子である。
図中の１はアドレス信号の入力端子、２はアドレ
スバツフア、３はアドレス列デコーダ、４はアド
レス行デコーダ、５はメモリ・セル・マトリクス
配列部（以後、セル・アレーと呼ぶ）、６は列セ
レクタとセンスアツプ部、７は出力バツフア、８
は出力信号の出力端子である。
この中において、ROMチツプ面積を一番占有
する部分は、メモリ・セルから構成されるセル・
アレー５である。ゆえに、メモリの大容量化に際
し、このセル・アレーの面積を小さくすることが
要求されている。
する部分は、メモリ・セルから構成されるセル・
アレー５である。ゆえに、メモリの大容量化に際
し、このセル・アレーの面積を小さくすることが
要求されている。
従来のROMは、基本的に、アドレス信号を
ROMチツプ内部において２分割して行選択信号
と列選択信号にデコードし、セル・アレーの行列
の各交点に配置したメモリ・セル用MOSトラン
ジスタに固定された１ビツトデータを、行選択信
号と列選択信号により選択する方法がとられてい
る。
ROMチツプ内部において２分割して行選択信号
と列選択信号にデコードし、セル・アレーの行列
の各交点に配置したメモリ・セル用MOSトラン
ジスタに固定された１ビツトデータを、行選択信
号と列選択信号により選択する方法がとられてい
る。
第２図は基本的なメモリ・セル１個とコンタク
ト部１個で構成されるセル・アレーである。図中
の１は読み出し線（列線）となるメタル、２は行
選択線となるポリシリコン、３はコンタクト部、
４は拡散層、６はフイールド部であり、５はメモ
リ・セル・サイズを示している。このセル・アレ
ーは、メモリ・セル１個に対してコンタクト部が
１個使われるため、メモリ・セルと同容量数のコ
ンタクトが必要となり、セル・アレーの面積は大
きい。
ト部１個で構成されるセル・アレーである。図中
の１は読み出し線（列線）となるメタル、２は行
選択線となるポリシリコン、３はコンタクト部、
４は拡散層、６はフイールド部であり、５はメモ
リ・セル・サイズを示している。このセル・アレ
ーは、メモリ・セル１個に対してコンタクト部が
１個使われるため、メモリ・セルと同容量数のコ
ンタクトが必要となり、セル・アレーの面積は大
きい。
第３図はコンタクト１個に対してメモリ・セル
２個を並列に接続した場合である。図中の１は読
み出し線（列線）となるメタル、２は行選択線と
なるポリシリコン、３はコンタクト部、４は拡散
層、６はフイールド部であり、５はメモリ・セ
ル・サイズを示している。このセル・アレーは、
１個のメモリ・セル・サイズに占めるコンタクト
部の面積が、第２図のセル・アレーに対して半分
となり、第２図よりはセル・アレーの面積は小さ
くなる。また１個のメモリ・セルMOSトランジ
スタがコンタクトに対して並列接続される構成の
ため、アクセスタイムは速い。しかし、メモリ・
セルの容量数の半分の数のコンタクトが必要であ
り、まだチツプの面積は大きいという欠点を有し
ている。
２個を並列に接続した場合である。図中の１は読
み出し線（列線）となるメタル、２は行選択線と
なるポリシリコン、３はコンタクト部、４は拡散
層、６はフイールド部であり、５はメモリ・セ
ル・サイズを示している。このセル・アレーは、
１個のメモリ・セル・サイズに占めるコンタクト
部の面積が、第２図のセル・アレーに対して半分
となり、第２図よりはセル・アレーの面積は小さ
くなる。また１個のメモリ・セルMOSトランジ
スタがコンタクトに対して並列接続される構成の
ため、アクセスタイムは速い。しかし、メモリ・
セルの容量数の半分の数のコンタクトが必要であ
り、まだチツプの面積は大きいという欠点を有し
ている。
これに対して、第４図はメモリ・セルがコンタ
クト１個に対して直列に接続されている場合であ
る。第４図中の１は読み出し線（列線）となるメ
タル、２は行選択線となるポリシリコン、３はコ
ンタクト部、６はフイールド部であり、５はメモ
リ・セル・サイズを示している。
クト１個に対して直列に接続されている場合であ
る。第４図中の１は読み出し線（列線）となるメ
タル、２は行選択線となるポリシリコン、３はコ
ンタクト部、６はフイールド部であり、５はメモ
リ・セル・サイズを示している。
この直列接続されたメモリ・セルMOSトラン
ジスタの直列段数は一般的には2n段（ｎ＝１、
２、３、…）となり、メモリ・セル・サイズ１個
に対するコンタクト部の占める面積は１／2nであ
る。従つて、直列段数を増やせば、メモリ・セ
ル・サイズに対してコンタクト部の占める面積は
ほぼ無視できるようになり、この直列接続方式
は、第３図の並列接続方式に比べてメモリ・セ
ル・サイズが小さくなつて、大量のROMデータ
を高密度に集積できる。しかし、アクセスタイム
がMOSトランジスタの直列段数に依存し、直列
段数の増加と共に遅くなる欠点を有している。
ジスタの直列段数は一般的には2n段（ｎ＝１、
２、３、…）となり、メモリ・セル・サイズ１個
に対するコンタクト部の占める面積は１／2nであ
る。従つて、直列段数を増やせば、メモリ・セ
ル・サイズに対してコンタクト部の占める面積は
ほぼ無視できるようになり、この直列接続方式
は、第３図の並列接続方式に比べてメモリ・セ
ル・サイズが小さくなつて、大量のROMデータ
を高密度に集積できる。しかし、アクセスタイム
がMOSトランジスタの直列段数に依存し、直列
段数の増加と共に遅くなる欠点を有している。
本発明は、以上に述べた従来のROMの欠点を
解決し、メモリ・セル・アレーの高密度化が可能
であつて、チツプサイズも小さくでき、アクセス
タイムも高くできるROMのメモリ・セル配列を
提供するものである。
解決し、メモリ・セル・アレーの高密度化が可能
であつて、チツプサイズも小さくでき、アクセス
タイムも高くできるROMのメモリ・セル配列を
提供するものである。
［課題を解決するための手段］
かかる本発明は、
複数個のメモリセルMOSトランジスタ及び選
択用MOSトランジスタを各々直列接続した複数
個のメモリセル群をマトリクス配置してアレーを
形成するリードオンリメモリ集積回路において、 前記アレーは４個のメモリセル群を一単位のブ
ロツクとして構成され、該４個のメモリセル群を
前記選択用MOSトランジスタにより選択して共
通配線に結合してなり、 前記ブロツクは前記４個のメモリセル群として
第１、第２、第３及び第４のメモリセル群を有
し、 前記第１及び第２のメモリセル群は直列接続さ
れる前記MOSトランジスタを形成するための拡
散層が前記アレーの第１列内に各々配置され、 前記第３及び第４のメモリセル群は直列接続さ
れる前記MOSトランジスタを形成するための拡
散層が前記第１列に隣接する第２列内に各々配置
され、 前記第１及び第３のメモリセル群の２個のメモ
リセル群と前記第２及び第４のメモリセル群の２
個のメモリセル群の各々は、前記メモリセル
MOSトランジスタを選択するための複数本の行
選択用配線を共通とすると共に前記メモリセル群
を選択するための２本の群選択用配線を共通と
し、前記アレーの行方向に延在配置される前記行
選択用配線と前記第１及び第２列の交差領域に前
記メモリ・セルMOSトランジスタが各々形成さ
れ、前記アレーの行方向に延在配置される前記群
選択用配線と前記第１及び第２列の交差領域に前
記選択用MOSトランジスタが各々形成されてな
り、 前記第１、第２、第３及び第４のメモリセル群
の直列接続される前記MOSトランジスタを形成
する拡散層の各々の一端は共通拡散層を形成し、
該共通拡散層に形成した１個のコンタクトホール
を介して金属からなる前記共通配線に接続される
ことを特徴とする。
択用MOSトランジスタを各々直列接続した複数
個のメモリセル群をマトリクス配置してアレーを
形成するリードオンリメモリ集積回路において、 前記アレーは４個のメモリセル群を一単位のブ
ロツクとして構成され、該４個のメモリセル群を
前記選択用MOSトランジスタにより選択して共
通配線に結合してなり、 前記ブロツクは前記４個のメモリセル群として
第１、第２、第３及び第４のメモリセル群を有
し、 前記第１及び第２のメモリセル群は直列接続さ
れる前記MOSトランジスタを形成するための拡
散層が前記アレーの第１列内に各々配置され、 前記第３及び第４のメモリセル群は直列接続さ
れる前記MOSトランジスタを形成するための拡
散層が前記第１列に隣接する第２列内に各々配置
され、 前記第１及び第３のメモリセル群の２個のメモ
リセル群と前記第２及び第４のメモリセル群の２
個のメモリセル群の各々は、前記メモリセル
MOSトランジスタを選択するための複数本の行
選択用配線を共通とすると共に前記メモリセル群
を選択するための２本の群選択用配線を共通と
し、前記アレーの行方向に延在配置される前記行
選択用配線と前記第１及び第２列の交差領域に前
記メモリ・セルMOSトランジスタが各々形成さ
れ、前記アレーの行方向に延在配置される前記群
選択用配線と前記第１及び第２列の交差領域に前
記選択用MOSトランジスタが各々形成されてな
り、 前記第１、第２、第３及び第４のメモリセル群
の直列接続される前記MOSトランジスタを形成
する拡散層の各々の一端は共通拡散層を形成し、
該共通拡散層に形成した１個のコンタクトホール
を介して金属からなる前記共通配線に接続される
ことを特徴とする。
［実施例］
第５図は本発明による直並列型ROMのセル・
アレーである。
アレーである。
図中の１は読み出し線（列線）となるメタル
（共通配線）、２，１５はメモリ・セルMOSトラ
ンジスタを選択するための行選択線となるポリシ
リコン（行選択用配線）、３，４は直列接続され
たメモリ・セルMOSトランジスタのメモリ・セ
ル群を選択するための群選択線となるポリシリコ
ン（群選択用配線）、５〜９はMOSトランジスタ
の拡散層、１０，１１はコンタクト部（コンタク
ト・ホール）、１２はデプレシヨン型MOSトラン
ジスタ（選択用MOSトランジスタ）、１３はエン
ハンスメント型MOSトランジスタ（選択用MOS
トランジスタ）、１４はフイールド部を示してい
る。
（共通配線）、２，１５はメモリ・セルMOSトラ
ンジスタを選択するための行選択線となるポリシ
リコン（行選択用配線）、３，４は直列接続され
たメモリ・セルMOSトランジスタのメモリ・セ
ル群を選択するための群選択線となるポリシリコ
ン（群選択用配線）、５〜９はMOSトランジスタ
の拡散層、１０，１１はコンタクト部（コンタク
ト・ホール）、１２はデプレシヨン型MOSトラン
ジスタ（選択用MOSトランジスタ）、１３はエン
ハンスメント型MOSトランジスタ（選択用MOS
トランジスタ）、１４はフイールド部を示してい
る。
第５図においては、列方向に形成される拡散層
６，７，８，９と行方向に配置されるポリシリコ
ン２，１５の交差領域にメモリ・セルMOSトラ
ンジスタが形成され、同じく行方向に配置される
ポリシリコン３，４との交差領域に選択用MOS
トランジスタが形成される。それによつて、メモ
リ・セルMOSトランジスタを８個直列接続し、
さらに選択用MOSトランジスタを２個直列接続
した４つのメモリ・セル群を形成している。この
メモリ・セル群の拡散層６，７，８，９の一端は
コンタクト部１０で共通拡散層を構成し、コンタ
クト１０に並列に接続される。つまり、第５図は
４並列８段直列接続のROMセル・アレーであ
る。
６，７，８，９と行方向に配置されるポリシリコ
ン２，１５の交差領域にメモリ・セルMOSトラ
ンジスタが形成され、同じく行方向に配置される
ポリシリコン３，４との交差領域に選択用MOS
トランジスタが形成される。それによつて、メモ
リ・セルMOSトランジスタを８個直列接続し、
さらに選択用MOSトランジスタを２個直列接続
した４つのメモリ・セル群を形成している。この
メモリ・セル群の拡散層６，７，８，９の一端は
コンタクト部１０で共通拡散層を構成し、コンタ
クト１０に並列に接続される。つまり、第５図は
４並列８段直列接続のROMセル・アレーであ
る。
コンタクト１０に並列接続された拡散層６，
７，８，９に形成されるメモリ・セル群は、群選
択線３，４により選択される。例えば、選択用
MOSトランジスタ１２がデプレシヨン型、選択
用MOSトランジスタ１３がエンハンスメント型
であれば、群選択線３が選択状態にされたとき、
拡散層６側の群選択用MOSトランジスタ１３は
オフであり、拡散層７側の群選択用MOSトラン
ジスタ１３はオンであるから、拡散層７側のメモ
リ・セル群が電源のソース５と接続されて選択さ
れた状態となる。従つて、行選択線１５と群選択
線３が選択された場合、コンタクト１０には拡散
層７に形成されたメモリ・セル群が選択され、接
続される。
７，８，９に形成されるメモリ・セル群は、群選
択線３，４により選択される。例えば、選択用
MOSトランジスタ１２がデプレシヨン型、選択
用MOSトランジスタ１３がエンハンスメント型
であれば、群選択線３が選択状態にされたとき、
拡散層６側の群選択用MOSトランジスタ１３は
オフであり、拡散層７側の群選択用MOSトラン
ジスタ１３はオンであるから、拡散層７側のメモ
リ・セル群が電源のソース５と接続されて選択さ
れた状態となる。従つて、行選択線１５と群選択
線３が選択された場合、コンタクト１０には拡散
層７に形成されたメモリ・セル群が選択され、接
続される。
次にメモリ、セル・アレーについて述べる。
メモリ・セルを構成するMOSトランジスタの
チヤンネル幅（各拡散層の幅に相当）とメタル幅
は等しくなつているが、コンタクト部のメタル幅
はそこにコンタクト・ホールをあけるため、チヤ
ンネル幅よりも広くなる。セル・アレーの行の間
隔を考えると、チヤンネル幅は小さくできるが、
コンタクト部は拡散層とメタルの合わせ余裕を必
要とするため小さくすることが困難であり、コン
タクト部のメタル幅により間隔は決まることとな
る。これは従来例の第２、第３及び第４図でも、
本発明の第５図でも同様である。従来例では１個
のコンタクト部の幅に対して列方向には１つの拡
散層しか形成されておらず、スペースに無駄があ
つた。しかし、本発明では１個のコンタクト部の
幅に対して列方向に２つの拡散層が隣接配置され
ており、セル・アレーのスペースを効率的に利用
して高密度化できている。
チヤンネル幅（各拡散層の幅に相当）とメタル幅
は等しくなつているが、コンタクト部のメタル幅
はそこにコンタクト・ホールをあけるため、チヤ
ンネル幅よりも広くなる。セル・アレーの行の間
隔を考えると、チヤンネル幅は小さくできるが、
コンタクト部は拡散層とメタルの合わせ余裕を必
要とするため小さくすることが困難であり、コン
タクト部のメタル幅により間隔は決まることとな
る。これは従来例の第２、第３及び第４図でも、
本発明の第５図でも同様である。従来例では１個
のコンタクト部の幅に対して列方向には１つの拡
散層しか形成されておらず、スペースに無駄があ
つた。しかし、本発明では１個のコンタクト部の
幅に対して列方向に２つの拡散層が隣接配置され
ており、セル・アレーのスペースを効率的に利用
して高密度化できている。
また、第５図では４並列８段直列接続の４×８
個のMOSトランジスタに１個のコンタクトが存
在しており、メモリ・セル・サイズに対してコン
タクト部が占める面積は極めて小さくなる。特
に、第５図のように直列段数を増やさなくともメ
モリ・セル・サイズの面積を小さくできるので、
アクセスタイムの高速化と高密度化の両面を達成
することができる。
個のMOSトランジスタに１個のコンタクトが存
在しており、メモリ・セル・サイズに対してコン
タクト部が占める面積は極めて小さくなる。特
に、第５図のように直列段数を増やさなくともメ
モリ・セル・サイズの面積を小さくできるので、
アクセスタイムの高速化と高密度化の両面を達成
することができる。
さらに、従来例と本発明において、同容量（メ
モリ・セルMOSトランジスタの数が同数）の
ROMに必要なコンタクトの数は本発明の方が極
めて少なくなるので、セル・アレーの面積は非常
に小さくでき、非常に高密度化されたセル・アレ
ーとなる。
モリ・セルMOSトランジスタの数が同数）の
ROMに必要なコンタクトの数は本発明の方が極
めて少なくなるので、セル・アレーの面積は非常
に小さくでき、非常に高密度化されたセル・アレ
ーとなる。
加えて、第４図の従来例と同一面積のROMを
構成するのに必要なメモリ・セルの直列段数は、
第４図が16個であれば本発明第５図では８個であ
り（但し、２個の選択用MOSトランジスタが加
わるので実際は10個）、直列段数の少なくなるた
め、アクセスタイムが高速化できる。
構成するのに必要なメモリ・セルの直列段数は、
第４図が16個であれば本発明第５図では８個であ
り（但し、２個の選択用MOSトランジスタが加
わるので実際は10個）、直列段数の少なくなるた
め、アクセスタイムが高速化できる。
また、本発明は１個のコンタクトに対して、互
いに隣接する２つの列に形成される４個のメモ
リ・セル群を接続することに特徴を有している。
比較のため、例えば８個のメモリ・セル群を接続
する構成を考えるとする。メモリ・セル群は４つ
の列の上下に形成されるから、コンタクトの形成
される共通拡散層は４つの拡散層の幅を持つこと
になる。また、各メモリ・セル群には４個の選択
用MOSトランジスタが直列接続される。この場
合、本発明に比べれば直列段数は増加し、コンタ
クト部の寄生容量は増加するため、アクセスタイ
ムは遅くなる。一方、面積についてはあまり小さ
くなるわけではない。従つて、本発明のように２
つの隣接列の４個のメモリ・セル群を１個のコン
タクトに接続する構成が、アクセスタイムを遅く
せずにセル・アレーの高密度化を達成するための
最適なメモリ・セル配列なのである。
いに隣接する２つの列に形成される４個のメモ
リ・セル群を接続することに特徴を有している。
比較のため、例えば８個のメモリ・セル群を接続
する構成を考えるとする。メモリ・セル群は４つ
の列の上下に形成されるから、コンタクトの形成
される共通拡散層は４つの拡散層の幅を持つこと
になる。また、各メモリ・セル群には４個の選択
用MOSトランジスタが直列接続される。この場
合、本発明に比べれば直列段数は増加し、コンタ
クト部の寄生容量は増加するため、アクセスタイ
ムは遅くなる。一方、面積についてはあまり小さ
くなるわけではない。従つて、本発明のように２
つの隣接列の４個のメモリ・セル群を１個のコン
タクトに接続する構成が、アクセスタイムを遅く
せずにセル・アレーの高密度化を達成するための
最適なメモリ・セル配列なのである。
［発明の効果］
以上に述べたように、本発明による直並列接続
のメモリ・セル・アレーを用いれば、アクセスタ
イムを遅くせずに大容量をROMセル・アレーが
実現できる。
のメモリ・セル・アレーを用いれば、アクセスタ
イムを遅くせずに大容量をROMセル・アレーが
実現できる。
第１図は一般的なROMのブロツク・ダイヤグ
ラムを示す図。 １……アドレス信号の入力端子、２……アドレ
スバツフア、３……アドレス列デコーダ、４……
アドレス行デコーダ、５……メモリ・セル・マト
リクス配列部、６……列セレクタとセンスアンプ
部、７……出力バツフア、８……出力信号の出力
端子， 第２図はメモリ・セル１個につきコンタクト１
個の基本的なメモリ・セル・アレーを示す図。 １……メタル（列線）、２……ポリシリコン
（行選択線）、３……コンタクト部、４……拡散
層、５……メモリ・セル・サイズ、６……フイー
ルド部。 第３図は２個のメモリ・セルが１個のコンタク
トに並列接続されるメモリ・セル・アレーを示す
図。 １……メタル（列線）、２……ポリシリコン
（行選択線）、３……コンタクト部、４……拡散
層、５……メモリ・セル・サイズ、６……フイー
ルド部。 第４図は１個のコンタクトにメモリ・セルが直
列接続されるメモリ・セル・アレーを示す図。 １……メタル（列線）、２……ポリシリコン
（行選択線）、３……コンタクト部、４……拡散
層、５……メモリ・セル・サイズ、６……フイー
ルド部。 第５図は直並列型メモリ・セル・アレーを示す
図。 １……メタル（列線）、２，１５……ポリシリ
コン（行選択線）、３，４……ポリシリコン（メ
モリ・セル群選択線）、５……拡散層（ソース
側）、６，７，８，９……拡散層、１０，１１…
…コンタクト部、１２……デプレシヨン型MOS
トランジスタ（選択用MOSトランジスタ）、１３
……エンハンスメント型MOSトランジスタ（選
択用MOSトランジスタ）、１４……フイールド
部。
ラムを示す図。 １……アドレス信号の入力端子、２……アドレ
スバツフア、３……アドレス列デコーダ、４……
アドレス行デコーダ、５……メモリ・セル・マト
リクス配列部、６……列セレクタとセンスアンプ
部、７……出力バツフア、８……出力信号の出力
端子， 第２図はメモリ・セル１個につきコンタクト１
個の基本的なメモリ・セル・アレーを示す図。 １……メタル（列線）、２……ポリシリコン
（行選択線）、３……コンタクト部、４……拡散
層、５……メモリ・セル・サイズ、６……フイー
ルド部。 第３図は２個のメモリ・セルが１個のコンタク
トに並列接続されるメモリ・セル・アレーを示す
図。 １……メタル（列線）、２……ポリシリコン
（行選択線）、３……コンタクト部、４……拡散
層、５……メモリ・セル・サイズ、６……フイー
ルド部。 第４図は１個のコンタクトにメモリ・セルが直
列接続されるメモリ・セル・アレーを示す図。 １……メタル（列線）、２……ポリシリコン
（行選択線）、３……コンタクト部、４……拡散
層、５……メモリ・セル・サイズ、６……フイー
ルド部。 第５図は直並列型メモリ・セル・アレーを示す
図。 １……メタル（列線）、２，１５……ポリシリ
コン（行選択線）、３，４……ポリシリコン（メ
モリ・セル群選択線）、５……拡散層（ソース
側）、６，７，８，９……拡散層、１０，１１…
…コンタクト部、１２……デプレシヨン型MOS
トランジスタ（選択用MOSトランジスタ）、１３
……エンハンスメント型MOSトランジスタ（選
択用MOSトランジスタ）、１４……フイールド
部。
Claims (1)
- 【特許請求の範囲】 １ 複数個のメモリセルMOSトランジスタ及び
選択用MOSトランジスタを各々直列接続した複
数個のメモリセル群をマトリクス配置してアレー
を形成するリードオンリメモリ集積回路におい
て、 前記アレーは４個のメモリセル群を一単位のブ
ロツクとして構成され、該４個のメモリセル群を
前記選択用MOSトランジスタにより選択して共
通配線に結合してなり、 前記ブロツクは前記４個のメモリセル群として
第１、第２、第３及び第４のメモリセル群を有
し、 前記第１及び第２のメモリセル群は直列接続さ
れる前記MOSトランジスタを形成するための拡
散層が前記アレーの第１列内に各々配置され、 前記第３及び第４のメモリセル群は直列接続さ
れる前記MOSトランジスタを形成するための拡
散層が前記第１列に隣接する第２列内に各々配置
され、 前記第１及び第３のメモリセル群の２個のメモ
リセル群と前記第２及び第４のメモリセル群の２
個のメモリセル群の各々は、前記メモリセル
MOSトランジスタを選択するための複数本の行
選択用配線を共通とすると共に前記メモリセル群
を選択するための２本の群選択用配線を共通と
し、前記アレーの行方向に延在配置される前記行
選択用配線と前記第１及び第２列の交差領域に前
記メモリセルMOSトランジスタが各々形成され、
前記アレーの行方向に延在配置される前記群選択
用配線と前記第１及び第２列の交差領域に前記選
択用MOSトランジスタが各々形成されてなり、 前記第１、第２、第３及び第４のメモリセル群
の直列接続される前記MOSトランジスタを形成
する拡散層の各々の一端は共通拡散層を形成し、
該共通拡散層に形成した１個のコンタクトホール
を介して金属からなる前記共通配線に接続される ことを特徴とするリードオンリメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117322A JPS5818959A (ja) | 1981-07-27 | 1981-07-27 | メモリ・セル配列 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117322A JPS5818959A (ja) | 1981-07-27 | 1981-07-27 | メモリ・セル配列 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6030291A Division JPH0722185B2 (ja) | 1991-03-25 | 1991-03-25 | メモリ・セル配列 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5818959A JPS5818959A (ja) | 1983-02-03 |
| JPH0447464B2 true JPH0447464B2 (ja) | 1992-08-04 |
Family
ID=14708870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56117322A Granted JPS5818959A (ja) | 1981-07-27 | 1981-07-27 | メモリ・セル配列 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818959A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2563803B2 (ja) * | 1986-10-27 | 1996-12-18 | セイコーエプソン株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819144B2 (ja) * | 1977-12-02 | 1983-04-16 | 株式会社東芝 | 読み出し専用記憶装置 |
| JPS5633873A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Read only memory device |
-
1981
- 1981-07-27 JP JP56117322A patent/JPS5818959A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5818959A (ja) | 1983-02-03 |
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