JPH0450679B2 - - Google Patents
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- JPH0450679B2 JPH0450679B2 JP58220479A JP22047983A JPH0450679B2 JP H0450679 B2 JPH0450679 B2 JP H0450679B2 JP 58220479 A JP58220479 A JP 58220479A JP 22047983 A JP22047983 A JP 22047983A JP H0450679 B2 JPH0450679 B2 JP H0450679B2
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- address clock
- controlled
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
- G11C7/1024—Extended data output [EDO] mode, i.e. keeping output buffer enabled during an extended period of time
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
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- G—PHYSICS
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明の対象となつているのは互に等しいメ
モリセル特に１トランジスタメモリセルで構成さ
れたメモリマトリツクスを備えるダイナミツク
RAMを含む集積半導体回路である。メモリマト
リツクスの個々のメモリセルは行ならびに列デコ
ーダを通してアドレス可能であり、マトリツクス
の各行のアドレツシングは行アドレス・クロツク
パルスによつて始められ、各列のアドレツシング
は列アドレス・クロツクパルスによつて始められ
る。このアドレツシング過程は、読出しに際して
データ記憶用のメモリセルの少くとも二つに記憶
されている情報が同時に処理されて中間レジスタ
に中間蓄積されるように構成される。更に列アド
レス・クロツクパルスだけによつて動かされるシ
フトレジスタがメモリマトリツクスから同時に読
出された情報を順次にメモリのデータ出力端に導
くために設けられている。
モリセル特に１トランジスタメモリセルで構成さ
れたメモリマトリツクスを備えるダイナミツク
RAMを含む集積半導体回路である。メモリマト
リツクスの個々のメモリセルは行ならびに列デコ
ーダを通してアドレス可能であり、マトリツクス
の各行のアドレツシングは行アドレス・クロツク
パルスによつて始められ、各列のアドレツシング
は列アドレス・クロツクパルスによつて始められ
る。このアドレツシング過程は、読出しに際して
データ記憶用のメモリセルの少くとも二つに記憶
されている情報が同時に処理されて中間レジスタ
に中間蓄積されるように構成される。更に列アド
レス・クロツクパルスだけによつて動かされるシ
フトレジスタがメモリマトリツクスから同時に読
出された情報を順次にメモリのデータ出力端に導
くために設けられている。
多くのダイナミツクRAM（DRAM）において
各サイクルが行アドレスストローブと呼ばれる行
アドレス・クロツク信号（RAS）によつて始ま
り、総ての行アドレスをアドレス線を通して読み
取り中間蓄積することはよく知られている。その
際マトリツクス行の少くとも一つが選出され、こ
の行に沿つて設けられたメモリセルは所属する列
導体（ビツト線）に適当な電圧が印加されること
により個々の列導体に所属する読出し増幅器に接
続される。この増幅器はその時アドレスされたメ
モリセルに書込まれているデイジタル情報を受取
り、この情報は中間蓄積され、メモリのデータ出
力端に与えることができる。読出しサイクルが終
了すると中間蓄積された情報は読出し増幅器から
アドレスされたメモリセルに戻される。これによ
つて行アドレス・クロツク信号に基き所属
する列アドレス・クロツク信号とは完全に
無関係な書込み情報の再性（リフレツシユ）が可
能となる。
各サイクルが行アドレスストローブと呼ばれる行
アドレス・クロツク信号（RAS）によつて始ま
り、総ての行アドレスをアドレス線を通して読み
取り中間蓄積することはよく知られている。その
際マトリツクス行の少くとも一つが選出され、こ
の行に沿つて設けられたメモリセルは所属する列
導体（ビツト線）に適当な電圧が印加されること
により個々の列導体に所属する読出し増幅器に接
続される。この増幅器はその時アドレスされたメ
モリセルに書込まれているデイジタル情報を受取
り、この情報は中間蓄積され、メモリのデータ出
力端に与えることができる。読出しサイクルが終
了すると中間蓄積された情報は読出し増幅器から
アドレスされたメモリセルに戻される。これによ
つて行アドレス・クロツク信号に基き所属
する列アドレス・クロツク信号とは完全に
無関係な書込み情報の再性（リフレツシユ）が可
能となる。
各アクセスの第二部分は列アドレス・クロツク
信号で始まり列アドレスを読み取り記憶す
る。行アドレス・クロツク信号に対応して
列アドレス・クロツク信号によりデコーデ
イングが制御される。はアドレスされた列
導体に属する読出し増幅器を動作させる。この増
幅器は前に述べたように中間メモリとして作用
し、アドレスされたメモリセルに結ばれた中間メ
モリの接続線を中間レジスタに接続する。この中
間レジスタは同時にデータを更に増幅する役目を
持つ。
信号で始まり列アドレスを読み取り記憶す
る。行アドレス・クロツク信号に対応して
列アドレス・クロツク信号によりデコーデ
イングが制御される。はアドレスされた列
導体に属する読出し増幅器を動作させる。この増
幅器は前に述べたように中間メモリとして作用
し、アドレスされたメモリセルに結ばれた中間メ
モリの接続線を中間レジスタに接続する。この中
間レジスタは同時にデータを更に増幅する役目を
持つ。
この種のDRAMを冒頭に挙げた定義に該当す
るように構成することが可能であることは文献
（1981 IEEE International Solid−State
Circuits Conference、p.84〜85外）に記載され
公知である。この種のメモリは通常ｎチヤネル
MOS技術によるものであるからその動作に対し
ては制御クロツクパルスの降下部分が主要であ
る。上述の動作モードにおいては各セルの記憶内
容だけではなく適当なアドレツシングの構成によ
り少くとも一つの別のメモリセルのデータもデー
タ出力端に与えることができることから常に４個
のビツトが順次に供給される場合ニツブル・モー
ド（Nibble−Mode）と呼ばれている。この外に
各アドレツシングに際して８個のビツトから成る
データ語が供給されるバイト・モード動作もあ
る。最も簡単な場合は各アドレツシングにて際し
て２個のビツトが供給されるデユアル・モードで
ある。中間レジスタに蓄積されたデータはシフト
レジスタを使用してメモリのデータ出力端に順次
に供給される。
るように構成することが可能であることは文献
（1981 IEEE International Solid−State
Circuits Conference、p.84〜85外）に記載され
公知である。この種のメモリは通常ｎチヤネル
MOS技術によるものであるからその動作に対し
ては制御クロツクパルスの降下部分が主要であ
る。上述の動作モードにおいては各セルの記憶内
容だけではなく適当なアドレツシングの構成によ
り少くとも一つの別のメモリセルのデータもデー
タ出力端に与えることができることから常に４個
のビツトが順次に供給される場合ニツブル・モー
ド（Nibble−Mode）と呼ばれている。この外に
各アドレツシングに際して８個のビツトから成る
データ語が供給されるバイト・モード動作もあ
る。最も簡単な場合は各アドレツシングにて際し
て２個のビツトが供給されるデユアル・モードで
ある。中間レジスタに蓄積されたデータはシフト
レジスタを使用してメモリのデータ出力端に順次
に供給される。
ニツプル・モードはそれに相応して構成された
DRAMにおいて行アドレス・クロツクが低
レベルであり、列アドレス・クロツクが高レベル
にあつてデータ出力端が阻止され、続いて列アド
レス・クロツクが低レベルに戻されたとき
励起される。これによつて次のデータ・ビツトが
要求される。この操作は公知のメモリ型において
は55ns又は65ns毎に繰り返されるから適当に設計
された制御回路であれば14乃至16MHzの最高デー
タ速度が期待される。接続端に加えられる
電圧パルスにより４個の続くビツトによるアクセ
スがニツプル・モードの場合可能となる。この場
合新たなアクセスサイクルを開始させるため行ア
ドレス・クロツクは高レベルに接続するこ
とができる。行アドレスと列アドレスを新たに加
えることにより更めて４個のセルを読み出され
る。ニツブル・モードの重要な利点は従来の逐次
操作即ちページ・モード操作に比べて読出し速度
が高いことである。
DRAMにおいて行アドレス・クロツクが低
レベルであり、列アドレス・クロツクが高レベル
にあつてデータ出力端が阻止され、続いて列アド
レス・クロツクが低レベルに戻されたとき
励起される。これによつて次のデータ・ビツトが
要求される。この操作は公知のメモリ型において
は55ns又は65ns毎に繰り返されるから適当に設計
された制御回路であれば14乃至16MHzの最高デー
タ速度が期待される。接続端に加えられる
電圧パルスにより４個の続くビツトによるアクセ
スがニツプル・モードの場合可能となる。この場
合新たなアクセスサイクルを開始させるため行ア
ドレス・クロツクは高レベルに接続するこ
とができる。行アドレスと列アドレスを新たに加
えることにより更めて４個のセルを読み出され
る。ニツブル・モードの重要な利点は従来の逐次
操作即ちページ・モード操作に比べて読出し速度
が高いことである。
ニツブル・モード又はバイト・モードで動作す
るDRAMの場合上記のように蓄積データはクロ
ツクだけで短いサイクルをもつて読み出さ
れる。しかしの最短LOW時間従つて時間間
隔tNAS（ニツブル・モードにおけるCAS−LOW−
時間）は最長アクセス時間tNACに等しいから従来
データ出力端において予定されているメモリ時間
tOFFはデータ計測処理に対して充分でないことが
研究の結果確められた。更にこのメモリ時間tOFF
はニツプル・モードに適した公知のメモリにおい
ては有限な最小値ではなくtOFFmin＝0nsとして決
められている。この事実から冒頭に挙げた規定に
対応する、公知のメモリでは一般に最短サイクル
時間tNCminは利用されていない。
るDRAMの場合上記のように蓄積データはクロ
ツクだけで短いサイクルをもつて読み出さ
れる。しかしの最短LOW時間従つて時間間
隔tNAS（ニツブル・モードにおけるCAS−LOW−
時間）は最長アクセス時間tNACに等しいから従来
データ出力端において予定されているメモリ時間
tOFFはデータ計測処理に対して充分でないことが
研究の結果確められた。更にこのメモリ時間tOFF
はニツプル・モードに適した公知のメモリにおい
ては有限な最小値ではなくtOFFmin＝0nsとして決
められている。この事実から冒頭に挙げた規定に
対応する、公知のメモリでは一般に最短サイクル
時間tNCminは利用されていない。
米国特許第3969706号明細書において、いわゆ
るノーマルモード動作（すなわち１つの動作クロ
ツク内で正確に１つのメモリセルがアドレスされ
得る）においても、いわゆるページモード動作に
おいてもアドレスされ得るアドレス多重動作をす
る半導体メモリ回路が公知である。その際ページ
モード動作とは、１つのいわゆるサイクル
内において（すなわちメモリセルの任意の選択可
能な１つの行が選択される）、種々の列アドレス
の印加の下でいわゆる信号の単一クロツク
により（列アドレス毎に１つのクロツク）、
メモリセルの選択された行の任意の多数のメモリ
セルが選択可能であることを意味する。この半導
体メモリ回路は、データ出力端におけるデータ出
力信号が次のサイクルが開始するまで有効
に保持されることを可能にする回路部分を含む。
このことは、半導体メモリ回路が動作している動
作モード（ノーマルモードまたはページモード）
とは無関係である。
るノーマルモード動作（すなわち１つの動作クロ
ツク内で正確に１つのメモリセルがアドレスされ
得る）においても、いわゆるページモード動作に
おいてもアドレスされ得るアドレス多重動作をす
る半導体メモリ回路が公知である。その際ページ
モード動作とは、１つのいわゆるサイクル
内において（すなわちメモリセルの任意の選択可
能な１つの行が選択される）、種々の列アドレス
の印加の下でいわゆる信号の単一クロツク
により（列アドレス毎に１つのクロツク）、
メモリセルの選択された行の任意の多数のメモリ
セルが選択可能であることを意味する。この半導
体メモリ回路は、データ出力端におけるデータ出
力信号が次のサイクルが開始するまで有効
に保持されることを可能にする回路部分を含む。
このことは、半導体メモリ回路が動作している動
作モード（ノーマルモードまたはページモード）
とは無関係である。
本発明の解決すべき課題は、バイトモード動作
ないしニツブルモード動作の可能性を提供する冒
頭に述べた種類の集積半導体メモリ回路におい
て、データ出力信号の有効性、すなわち前述の時
間tNOFFを、ノーマルモードにおける動作に影響を
与えることなく、適当に延長することにある。
ないしニツブルモード動作の可能性を提供する冒
頭に述べた種類の集積半導体メモリ回路におい
て、データ出力信号の有効性、すなわち前述の時
間tNOFFを、ノーマルモードにおける動作に影響を
与えることなく、適当に延長することにある。
上記の基礎知識に基きこの発明は冒頭に挙げた
DRAMを含む集積半導体回路において列アドレ
スクロツク信号によるデータ出力の制御を、
シフトレジスタによつてデータ出力端に与えられ
た情報がその読出しを開始させる列アドレス・ク
ロツク信号の消滅後も特定の時間間隔だけ
データ出力端にとどまるように構成することを提
案する。この時間間隔は必要に応じて次の列アド
レス・クロツク信号の到着まで続くものと
する。本発明においても、データ出力端における
データ情報の有効性の延長は、行アドレスクロツ
クパルスを通して制御されて、半導体回路の第２
の動作形式（その際列アドレスクロツクパルスの
HIGH状態への移行の際同時に行アドレスが
LOW状態にある。）において行われる。
DRAMを含む集積半導体回路において列アドレ
スクロツク信号によるデータ出力の制御を、
シフトレジスタによつてデータ出力端に与えられ
た情報がその読出しを開始させる列アドレス・ク
ロツク信号の消滅後も特定の時間間隔だけ
データ出力端にとどまるように構成することを提
案する。この時間間隔は必要に応じて次の列アド
レス・クロツク信号の到着まで続くものと
する。本発明においても、データ出力端における
データ情報の有効性の延長は、行アドレスクロツ
クパルスを通して制御されて、半導体回路の第２
の動作形式（その際列アドレスクロツクパルスの
HIGH状態への移行の際同時に行アドレスが
LOW状態にある。）において行われる。
次に図面についてこの発明を更に詳細に説明す
る。
る。
第１図は通常のニツブル・モードおよびバイ
ト・モードにおいての時間ダイヤグラムであり、
第２図は従来のDRAMメモリのブロツク接続図
である。ニツブル・モードおよびバイト・モード
の場合第１図に示すようにアドレスが行なわれ
CAS導線に４回パルスが送られると（即ち
パルスの到着後４個のパルスが続くと）デ
ータ出力端は４回開放される。これが４個時間区
間ｇとして示されている。この場合必要な回路構
成には第２図に示すように本来のセル構成即ちメ
モリマトリツクスSPに対して４個のデータ線対
O0，0；O1，1；…O3，3が設けられ、これ
らは列アドレス・デコーダを通して４本のビツト
線に結ばれている。
ト・モードにおいての時間ダイヤグラムであり、
第２図は従来のDRAMメモリのブロツク接続図
である。ニツブル・モードおよびバイト・モード
の場合第１図に示すようにアドレスが行なわれ
CAS導線に４回パルスが送られると（即ち
パルスの到着後４個のパルスが続くと）デ
ータ出力端は４回開放される。これが４個時間区
間ｇとして示されている。この場合必要な回路構
成には第２図に示すように本来のセル構成即ちメ
モリマトリツクスSPに対して４個のデータ線対
O0，0；O1，1；…O3，3が設けられ、これ
らは列アドレス・デコーダを通して４本のビツト
線に結ばれている。
メモリマトリツクスSPの各データ出力端対OX，
ＯXは４個の回路部分，，，の一つに電
圧を供給する。これらの回路部分は総て同形であ
るから図にはその中の一つだけにニツブル・モ
ードにとつて重要な部品が記入されている。それ
らは二つの信号入力端を持ち常に互に反転した信
号を送り出す出力端OX，Xによつて制御される
中間レジスタRgで構成される。中間レジスタに
保持されているデータの状態に基き一つの接続線
に電流を送るｎチヤネルMOS電界効果トランジ
スタｔがありその第二の電流端子は共通の出力ド
ライバ段OLBの両入力端Ｄ，の一方に接続さ
れている。これらの入力端の中Ｄはアドレスされ
たセルに実際に蓄積されているデータを受取り、
入力端はこれに対して反転されたデータを受取
る。ＤのデータはメモリマトリツクスSPの出力
端O0，O1，O2，O3から送り出されたデータであ
り、のデータは出力端0，1，2，3から
送り出された反転データである。
ＯXは４個の回路部分，，，の一つに電
圧を供給する。これらの回路部分は総て同形であ
るから図にはその中の一つだけにニツブル・モ
ードにとつて重要な部品が記入されている。それ
らは二つの信号入力端を持ち常に互に反転した信
号を送り出す出力端OX，Xによつて制御される
中間レジスタRgで構成される。中間レジスタに
保持されているデータの状態に基き一つの接続線
に電流を送るｎチヤネルMOS電界効果トランジ
スタｔがありその第二の電流端子は共通の出力ド
ライバ段OLBの両入力端Ｄ，の一方に接続さ
れている。これらの入力端の中Ｄはアドレスされ
たセルに実際に蓄積されているデータを受取り、
入力端はこれに対して反転されたデータを受取
る。ＤのデータはメモリマトリツクスSPの出力
端O0，O1，O2，O3から送り出されたデータであ
り、のデータは出力端0，1，2，3から
送り出された反転データである。
４段Ｓ１，Ｓ２，Ｓ３，Ｓ４から構成される４
ビツト・シフトレジスタ環RSは列アドレス・ク
ロツク信号によつて制御され、その各段は
付加アドレスZAで制御される１：４デコーダ
DKを備えている。レジスタの段Ｓ１〜Ｓ４のデ
ータ出力は回路部分〜に設けられているトラ
ンジスタ対ｔのゲートの制御従つて出力ドライバ
OLBへのデータの流れの制御に使用される。
OLBはドライブ機能の外レベル適合例えばTTL
−ロジツクの動作に対するレベル適合機能も行な
う。データ出力端DAは回路部分OLBの出力端と
なつている。
ビツト・シフトレジスタ環RSは列アドレス・ク
ロツク信号によつて制御され、その各段は
付加アドレスZAで制御される１：４デコーダ
DKを備えている。レジスタの段Ｓ１〜Ｓ４のデ
ータ出力は回路部分〜に設けられているトラ
ンジスタ対ｔのゲートの制御従つて出力ドライバ
OLBへのデータの流れの制御に使用される。
OLBはドライブ機能の外レベル適合例えばTTL
−ロジツクの動作に対するレベル適合機能も行な
う。データ出力端DAは回路部分OLBの出力端と
なつている。
この発明の目的は公知のメモリ回路を改良して
第１図に示されているように列アドレス・クロツ
ク信号がHIGHに接続されているにも拘ら
ず少くとも特定の動作様式においては第１図に示
されているデータ出力端においての時間区域ｇが
一定の限定された時間間隔の間保持されるように
することである。そのためには出力ドライバ
OLBの公知の構成から出発してそれにこの発明
の所期の効果を確実に達成するための回路部分を
補充するのが効果的である。この線に沿つた第一
の実施形態を第３図、第３ａ図、第３ｂ図、第３
ｃ図について説明する。
第１図に示されているように列アドレス・クロツ
ク信号がHIGHに接続されているにも拘ら
ず少くとも特定の動作様式においては第１図に示
されているデータ出力端においての時間区域ｇが
一定の限定された時間間隔の間保持されるように
することである。そのためには出力ドライバ
OLBの公知の構成から出発してそれにこの発明
の所期の効果を確実に達成するための回路部分を
補充するのが効果的である。この線に沿つた第一
の実施形態を第３図、第３ａ図、第３ｂ図、第３
ｃ図について説明する。
第３図に示した出力ドライバOLBの構成では
データ出力Ｄとによつて制御される出力レジス
タOL（アウトプツトラツチ）が使用され、このレ
ジスタはクロツクパルスφ0によつても制御され
る。そのためには例えばクロツクパルスφ0で動
作するフリツプフロツプ特にＤラツチが使用され
る。評価されるデータ信号D0とそれに対して反
転した信号0を導く出力レジスタOLの出力は直
列に接続された二つのMOS電界効果トランジス
タＴ１，Ｔ２のゲートの制御に使用される。この
直列接続の一方の電流端子に給電電圧VCCが加え
られるが、この端子は評価するデータ信号を与え
る出力レジスタOLの出力によつて制御される
MOS電界効果トランジスタＴ１のドレン端子と
なつている。直列接続の他方の電流端子は出力レ
ジスタの反転データ信号を与える出力D0によつ
て制御されるMOS電界効果トランジスタＴ２の
ソース接続端であり基準電位VSSに接続されてい
る。両トランジスタＴ１とＴ２の間にメモリのデ
ータ出力端DAが置かれている。
データ出力Ｄとによつて制御される出力レジス
タOL（アウトプツトラツチ）が使用され、このレ
ジスタはクロツクパルスφ0によつても制御され
る。そのためには例えばクロツクパルスφ0で動
作するフリツプフロツプ特にＤラツチが使用され
る。評価されるデータ信号D0とそれに対して反
転した信号0を導く出力レジスタOLの出力は直
列に接続された二つのMOS電界効果トランジス
タＴ１，Ｔ２のゲートの制御に使用される。この
直列接続の一方の電流端子に給電電圧VCCが加え
られるが、この端子は評価するデータ信号を与え
る出力レジスタOLの出力によつて制御される
MOS電界効果トランジスタＴ１のドレン端子と
なつている。直列接続の他方の電流端子は出力レ
ジスタの反転データ信号を与える出力D0によつ
て制御されるMOS電界効果トランジスタＴ２の
ソース接続端であり基準電位VSSに接続されてい
る。両トランジスタＴ１とＴ２の間にメモリのデ
ータ出力端DAが置かれている。
別の二つのMOS電界効果トランジスタＴ３，
Ｔ４はそれぞれ出力レジスタOLの両データ出力
D0、0の一方、従つてこれらの出力によつて制
御される出力トランジスタＴ１，Ｔ２の一方のゲ
ートの放電に使用される。第３図においては出力
端D0は放電トランジスタＴ３のソース・ドレイ
ン区間を通してVSSに結ばれ、出力端0は放電ト
ランジスタＴ４のソース・ドレイン区間を通して
VSSに結ばれる。これらのトランジスタのゲート
は共に列アドレス・クロツク信号によつて
制御される回路からのクロツクパルスφK′によつ
て制御される。この回路EGは列アドレス・クロ
ツク信号を受けてクロツクパルスφKを遅延
回路VGに送り出す。遅延回路VGの出力端には
両放電トランジスタＴ３，Ｔ４の制御に必要なク
ロツクパルスφK′が現われる。遅延回路VGを使
用することによりこの発明の所期効果が達成さ
れ、遅延回路VGがないときは放電発生器と呼ば
れている回路部分EGから供給されたパルスφKが
直接放電トランジスタＴ３とＴ４の制御に導かれ
従来のニツブル・モード制御に伴う時間効果が生
ずるだけである。ただしこの発明は遅延回路を使
用しない形で実施することも可能である。
Ｔ４はそれぞれ出力レジスタOLの両データ出力
D0、0の一方、従つてこれらの出力によつて制
御される出力トランジスタＴ１，Ｔ２の一方のゲ
ートの放電に使用される。第３図においては出力
端D0は放電トランジスタＴ３のソース・ドレイ
ン区間を通してVSSに結ばれ、出力端0は放電ト
ランジスタＴ４のソース・ドレイン区間を通して
VSSに結ばれる。これらのトランジスタのゲート
は共に列アドレス・クロツク信号によつて
制御される回路からのクロツクパルスφK′によつ
て制御される。この回路EGは列アドレス・クロ
ツク信号を受けてクロツクパルスφKを遅延
回路VGに送り出す。遅延回路VGの出力端には
両放電トランジスタＴ３，Ｔ４の制御に必要なク
ロツクパルスφK′が現われる。遅延回路VGを使
用することによりこの発明の所期効果が達成さ
れ、遅延回路VGがないときは放電発生器と呼ば
れている回路部分EGから供給されたパルスφKが
直接放電トランジスタＴ３とＴ４の制御に導かれ
従来のニツブル・モード制御に伴う時間効果が生
ずるだけである。ただしこの発明は遅延回路を使
用しない形で実施することも可能である。
二つの出力トランジスタＴ１とＴ２、ならびに
二つの放電トランジスタＴ３とＴ４は同じチヤネ
ル型特にｎチヤネル型の自己遮断トランジスタで
ある。この条件は一般にメモリの他の部分ならび
に第３図に示した回路部分についても該当する。
二つの放電トランジスタＴ３とＴ４は同じチヤネ
ル型特にｎチヤネル型の自己遮断トランジスタで
ある。この条件は一般にメモリの他の部分ならび
に第３図に示した回路部分についても該当する。
両出力トランジスタＴ１，Ｔ２はその間に置か
れた出力端DAを形成する接続点と共に三状態動
作の出力バツフアを構成する。出力レジスタOL
を制御するクロツク・パルスφ0の作用でメモリ
マトリツクスSPから来たデータが出力バツフア
Ｔ１，Ｔ２に導かれる。クロツクパルスφK′によ
つて出力レジスタOLの出力端D0と0、従つて出
力トランジスタＴ１，Ｔ２のゲートがレベル
LOWに移され規準電位VSSに置かれるからデータ
出力端DAは三状態に達する。これに対する時間
グラフを第３ａ図に示す。
れた出力端DAを形成する接続点と共に三状態動
作の出力バツフアを構成する。出力レジスタOL
を制御するクロツク・パルスφ0の作用でメモリ
マトリツクスSPから来たデータが出力バツフア
Ｔ１，Ｔ２に導かれる。クロツクパルスφK′によ
つて出力レジスタOLの出力端D0と0、従つて出
力トランジスタＴ１，Ｔ２のゲートがレベル
LOWに移され規準電位VSSに置かれるからデータ
出力端DAは三状態に達する。これに対する時間
グラフを第３ａ図に示す。
遅延回路VGの遅延時間はこの場合15nsに設定
するのが有利であり、偶数個のインバータの直列
接続で構成する。インバータとしては例えば自己
遮断型ドライバ・トランジスタを持つｎチヤネル
MOSFETを使用する。これらのトランジスタは
ソースが規準電位VSSに接続され、ゲートはイン
バータ入力端となり、ドレン接続端はインバータ
の信号出力端となり負荷トランジスタを通して給
電電圧VDD又はVCCに接続される。負荷トランジ
スタがドライバ・トランジスタと同一型であると
きはそのゲートとドレンを結合するが負荷トラン
ジスタが自己導通型のときはゲートをインバータ
の出力端と結ぶのが有利である。
するのが有利であり、偶数個のインバータの直列
接続で構成する。インバータとしては例えば自己
遮断型ドライバ・トランジスタを持つｎチヤネル
MOSFETを使用する。これらのトランジスタは
ソースが規準電位VSSに接続され、ゲートはイン
バータ入力端となり、ドレン接続端はインバータ
の信号出力端となり負荷トランジスタを通して給
電電圧VDD又はVCCに接続される。負荷トランジ
スタがドライバ・トランジスタと同一型であると
きはそのゲートとドレンを結合するが負荷トラン
ジスタが自己導通型のときはゲートをインバータ
の出力端と結ぶのが有利である。
出力レジスタOLならびに列アドレス・クロツ
ク信号CASにより直接制御され遅延回路VGに加
えるクロツクパルスφKを発生する回路部分EGの
具体的の構成例を第３ｂ図に示す。この回路は第
３図の回路に対して放電トランジスタＴ３とＴ４
を共通に制御するパルスφK′を発生する部分が付
加されている。
ク信号CASにより直接制御され遅延回路VGに加
えるクロツクパルスφKを発生する回路部分EGの
具体的の構成例を第３ｂ図に示す。この回路は第
３図の回路に対して放電トランジスタＴ３とＴ４
を共通に制御するパルスφK′を発生する部分が付
加されている。
第３ｂ図の実施例の出力レジスタOLは交叉結
合されたMOS電界効果トランジスタ３および４
と二つの負荷トランジスタ１および２で構成され
たフリツプフロツプから成る。交叉結合
MOSFET３，４のソース接続端は規準電位VSS
に置かれ、トランジスタ３のドレン接続端とトラ
ンジスタ４のゲート接続端は負荷トランジスタ１
のソースに接続されるのに対してトランジスタ４
のドレン接続端とトランジスタ３のゲート接続端
は負荷トランジスタ２のソースに直接結ばれてい
る。両負荷トランジスタのドレン接続端にはクロ
ツク信号φ0が加えられ、第一負荷トランジスタ
１のゲートにはデータ出力端Ｄから、第二負荷ト
ランジスタ２のゲートには反転データ出力端か
ら信号が導かれる。これによつてトランジスタ３
と第一負荷トランジスタ１の間に置かれた接続点
は非反転データ信号用の出力端D0となり、トラ
ンジスタ４と第二負荷トランジスタ２の間に置か
れた接続点は反転データ信号用の出力端0とな
る。第３ｂ図に示した出力レジスタOLの構成は
第３図ならびに第４図の実施例にも採用すること
ができる。
合されたMOS電界効果トランジスタ３および４
と二つの負荷トランジスタ１および２で構成され
たフリツプフロツプから成る。交叉結合
MOSFET３，４のソース接続端は規準電位VSS
に置かれ、トランジスタ３のドレン接続端とトラ
ンジスタ４のゲート接続端は負荷トランジスタ１
のソースに接続されるのに対してトランジスタ４
のドレン接続端とトランジスタ３のゲート接続端
は負荷トランジスタ２のソースに直接結ばれてい
る。両負荷トランジスタのドレン接続端にはクロ
ツク信号φ0が加えられ、第一負荷トランジスタ
１のゲートにはデータ出力端Ｄから、第二負荷ト
ランジスタ２のゲートには反転データ出力端か
ら信号が導かれる。これによつてトランジスタ３
と第一負荷トランジスタ１の間に置かれた接続点
は非反転データ信号用の出力端D0となり、トラ
ンジスタ４と第二負荷トランジスタ２の間に置か
れた接続点は反転データ信号用の出力端0とな
る。第３ｂ図に示した出力レジスタOLの構成は
第３図ならびに第４図の実施例にも採用すること
ができる。
Ｔ１とＴ２の三状態出力端の制御と放電トラン
ジスタＴ３とＴ４の出力端D0および0への接続
に関しては第３図の実施例およびその他の実施例
との間に差異はない。出力レジスタOL中のトラ
ンジスタはトランジスタＴ１乃至Ｔ４と同じチヤ
ネル導電型の自己遮断性トランジスタである。
ジスタＴ３とＴ４の出力端D0および0への接続
に関しては第３図の実施例およびその他の実施例
との間に差異はない。出力レジスタOL中のトラ
ンジスタはトランジスタＴ１乃至Ｔ４と同じチヤ
ネル導電型の自己遮断性トランジスタである。
遅延回路VGの制御用として設けられた回路部
分EGは例えばMOS増輻器として公知の構成であ
りその入力端に列アドレス・クロツク信号
が導かれ、出力端からクロツク信号φKが遅延回
路に向つて送り出される。前に述べたように遅延
回路VGは図示の実施例の場合二つの直列接続さ
れた在来型のMOSインバータから成る。その第
二インバータの出力端は直接AND回路Ｕ１の一
つの入力端に結ばれ、Ｕ１の第二の入力端は直接
回路部分EGの出力端に結ばれパルスφKにより制
御される。AND回路Ｕ１の出力端にはパルス
φK′が現われ、このパルスはトランジスタＴ３と
Ｔ４を介して両データ出力端D0および0とトラ
ンジスタＴ１およびＴ２のゲート放電を制御す
る。
分EGは例えばMOS増輻器として公知の構成であ
りその入力端に列アドレス・クロツク信号
が導かれ、出力端からクロツク信号φKが遅延回
路に向つて送り出される。前に述べたように遅延
回路VGは図示の実施例の場合二つの直列接続さ
れた在来型のMOSインバータから成る。その第
二インバータの出力端は直接AND回路Ｕ１の一
つの入力端に結ばれ、Ｕ１の第二の入力端は直接
回路部分EGの出力端に結ばれパルスφKにより制
御される。AND回路Ｕ１の出力端にはパルス
φK′が現われ、このパルスはトランジスタＴ３と
Ｔ４を介して両データ出力端D0および0とトラ
ンジスタＴ１およびＴ２のゲート放電を制御す
る。
第３ｂ図の実施例に使用されているAND回路
Ｕ１はφK′の上昇部をφKに対して遅らせるだけで
下降部は遅らせない。この外にも出力レジスタ
OLの出力端D0、0がクロツクパルスφ0によつて
LOWレベルに移されないようにするがこれは
種々の方法によつて可能である。一つの方法とし
ては第５ｂ図に示すように補助のクロツクパルス
φC，Cを使用することである。
Ｕ１はφK′の上昇部をφKに対して遅らせるだけで
下降部は遅らせない。この外にも出力レジスタ
OLの出力端D0、0がクロツクパルスφ0によつて
LOWレベルに移されないようにするがこれは
種々の方法によつて可能である。一つの方法とし
ては第５ｂ図に示すように補助のクロツクパルス
φC，Cを使用することである。
出力レジスタOLの制御に必要なクロツクパル
スφ0を発生する一つの方法を第３ｃ図について
説明する。ここでは行アドレスクロツク信号
RASがNOR回路Ｎ１の一つの信号入力端に導か
れ、列アドレスクロツク信号がその第二の
信号入力端に導かれる。Ｎ１の出力は一つのフリ
ツプフロツプFF例えばRSフリツプフロツプのセ
ツト入力端を制御し、そのリセツト入力端には行
アドレス・クロツク信号が加えられる。フ
リツプフロツプFFの非反転信号を送り出す出力
端Ｑは遅延回路Ｉ１，Ｉ２を通してAND回路Ｕ
２の一つの入力端に接続される。AND回路Ｕ２
の第二入力端はインバータＩ３の出力端から制御
され、Ｉ３の入力端には列アドレスクロツク信号
CASが直接加えられる。AND回路Ｕ２の信号出
力端は例えば第３ｂ図に示すように出力レジスタ
OLをクロツク制御するためのクロツクパルスφ0
を送り出す。しかし第３ｂ図において第５，５
ａ，５ｂ図の実施例に使用されている出力レジス
タOL*を使用したと同様に使用することも可能で
ある。第５ｂ図にその実施例を示す。
スφ0を発生する一つの方法を第３ｃ図について
説明する。ここでは行アドレスクロツク信号
RASがNOR回路Ｎ１の一つの信号入力端に導か
れ、列アドレスクロツク信号がその第二の
信号入力端に導かれる。Ｎ１の出力は一つのフリ
ツプフロツプFF例えばRSフリツプフロツプのセ
ツト入力端を制御し、そのリセツト入力端には行
アドレス・クロツク信号が加えられる。フ
リツプフロツプFFの非反転信号を送り出す出力
端Ｑは遅延回路Ｉ１，Ｉ２を通してAND回路Ｕ
２の一つの入力端に接続される。AND回路Ｕ２
の第二入力端はインバータＩ３の出力端から制御
され、Ｉ３の入力端には列アドレスクロツク信号
CASが直接加えられる。AND回路Ｕ２の信号出
力端は例えば第３ｂ図に示すように出力レジスタ
OLをクロツク制御するためのクロツクパルスφ0
を送り出す。しかし第３ｂ図において第５，５
ａ，５ｂ図の実施例に使用されている出力レジス
タOL*を使用したと同様に使用することも可能で
ある。第５ｂ図にその実施例を示す。
第３ｃ図のクロツクパルス発生回路は行アドレ
ス・クロツク信号がLOWに移つた後最初の
φ0パルス列をアドレス・クロツク信号の
HIGWへの移行に対して時間遅れをもつて発生
させる。この時点でデータがマトリツクスSP中
のメモリセルから読み出され中間レジスタ（第２
図参照）に蓄積される。以後のφ0パルスは
に対してこれより短い時間遅れをもつて発生す
る。
ス・クロツク信号がLOWに移つた後最初の
φ0パルス列をアドレス・クロツク信号の
HIGWへの移行に対して時間遅れをもつて発生
させる。この時点でデータがマトリツクスSP中
のメモリセルから読み出され中間レジスタ（第２
図参照）に蓄積される。以後のφ0パルスは
に対してこれより短い時間遅れをもつて発生す
る。
第４図と第４ａ図に示した出力段OLBの実施
形態も第３図の実施例を基礎とするものであるが
次のような動作を行なわせようとするものであ
る： データ出力端即ち出力トランジスタＴ１とＴ２
のデータ蓄積時間をニツプル・モード又はバイ
ト・モードの動作時に限つて所定時間だけ延長す
るようにする。このことはデータ出力端が列アド
レス・クロツク信号によつて遮断させると
き行アドレス・クロツク信号がLOWレベル
にあるときに限つて蓄積時間の延長が起ることを
意味している。このようなパルスの時間関係は第
４ｂ図に示されている。その際行アドレス・クロ
ツクがHIGHレベルにある正規動作に対しては従
来通り短い蓄積時間が保持されなければならな
い。従つてニツブル・モード又はバイト・モード
の動作に対しては第４ｂ図に示すように tNOFFnio≧tST であり、がHIGHレベルの正規動作では tOFF＜tNOFFnio でなければならない。ここでtNOFFは第４ｂ図に示
すようにデータ出力端DAが遮断されるまでの時
間経過であり列アドレス・クロツク信号のLOW
からHIGHへ移行しその際行アドレス・クロツク
信号が同じくLOWの状態であるときから始
まる。これに反して行アドレス・クロツク
がデータ出力端の遮断中HIGHレベルにあれば上
記の遅延作用は行なわれない。このときの時間間
隔は第４ｂ図に“tOFF”として示されている。
形態も第３図の実施例を基礎とするものであるが
次のような動作を行なわせようとするものであ
る： データ出力端即ち出力トランジスタＴ１とＴ２
のデータ蓄積時間をニツプル・モード又はバイ
ト・モードの動作時に限つて所定時間だけ延長す
るようにする。このことはデータ出力端が列アド
レス・クロツク信号によつて遮断させると
き行アドレス・クロツク信号がLOWレベル
にあるときに限つて蓄積時間の延長が起ることを
意味している。このようなパルスの時間関係は第
４ｂ図に示されている。その際行アドレス・クロ
ツクがHIGHレベルにある正規動作に対しては従
来通り短い蓄積時間が保持されなければならな
い。従つてニツブル・モード又はバイト・モード
の動作に対しては第４ｂ図に示すように tNOFFnio≧tST であり、がHIGHレベルの正規動作では tOFF＜tNOFFnio でなければならない。ここでtNOFFは第４ｂ図に示
すようにデータ出力端DAが遮断されるまでの時
間経過であり列アドレス・クロツク信号のLOW
からHIGHへ移行しその際行アドレス・クロツク
信号が同じくLOWの状態であるときから始
まる。これに反して行アドレス・クロツク
がデータ出力端の遮断中HIGHレベルにあれば上
記の遅延作用は行なわれない。このときの時間間
隔は第４ｂ図に“tOFF”として示されている。
第４図に示した出力ドライバOLBの構成は第
３図又は第３ａ図のものに比べて両放電トランジ
スタＴ３，Ｔ４のゲートを制御するクロツク・パ
ルスφK′を発生する回路部分だけが異つている。
放電発生器として作用し、列アドレス・クロツク
信号によつて制御される回路部分EGのパル
スφKを送り出す出力端は一方では遅延回路VGと
転送トランジスタＴ５のソース・ドレン区間を通
して回路結節点Ｋに結ばれ、他方では第二の転送
トランジスタＴ６を通して同じ結節点Ｋに結ばれ
る両転送トランジスタＴ５，Ｔ６のゲートの制御
に対しては行アドレス・クロツク信号によ
つて制御される回路TGあ設けられ、この回路は
互に反転したクロツク信号φRとRを供給する。
一方のクロツク信号φRはトランジスタＴ５を通
して遅延回路VGの出力端と結節点Ｋの間の結合
を制御し、他方のクロツク・信号RはφRに対し
て反転したものでトランジスタＴ６を通してEG
の出力端の結節点Ｋの間の結合を制御する。結節
点Ｋにおいて遅延回路から送り出されたパルスと
放電発生器EGから供給されたパルスφKとが重ね
合わされる。この重ね合わせによつて両放電トラ
ンジスタＴ３，Ｔ４のゲートを制御するパルスが
作り出される。パルスφRおよびRと他のパルス
特にパルス列およびとの時間的経過の
関係は第４ｂ図のダイアグラムに示されている。
両転送トランジスタＴ５，Ｔ６のクロツク制御に
必要なパルスφRとRを作る簡単な方法を第４ａ
図に示す。ここでは結節点Ｋと放電発生器EGの
出力端となつている転送トランジスタＴ６との間
の結合の制御に必要なパルスRを作るため行ア
ドレス・クロツク信号RASが非反転MOS増幅器
Ｖを通してトランジスタＴ６のゲートに送られ
る。他方遅延回路VGの出力端と結節点Ｋの間を
結ぶ転送トランジスタＴ５のゲートの制御にはイ
ンバータＩ３に行アドレス・クロツク信号RAS
に導くことによつて発生したクロツクパルスφR
が使用される。増幅器Ｖは例えば（第３ｂ図の遅
延回路に対応して）二つのインバータの直列接続
とすることができる。しかし両転送トランジスタ
Ｔ５とＴ６の制御を時間的に同期化するためには
例えば第４ｃ図と第４ｄ図に示した実施形態が推
奨される。第４ｃ図は第４ａ図の実施例に使用さ
れているインバータＩ３の回路構成であり第４ｄ
図は増幅器Ｖの回路構成である。
３図又は第３ａ図のものに比べて両放電トランジ
スタＴ３，Ｔ４のゲートを制御するクロツク・パ
ルスφK′を発生する回路部分だけが異つている。
放電発生器として作用し、列アドレス・クロツク
信号によつて制御される回路部分EGのパル
スφKを送り出す出力端は一方では遅延回路VGと
転送トランジスタＴ５のソース・ドレン区間を通
して回路結節点Ｋに結ばれ、他方では第二の転送
トランジスタＴ６を通して同じ結節点Ｋに結ばれ
る両転送トランジスタＴ５，Ｔ６のゲートの制御
に対しては行アドレス・クロツク信号によ
つて制御される回路TGあ設けられ、この回路は
互に反転したクロツク信号φRとRを供給する。
一方のクロツク信号φRはトランジスタＴ５を通
して遅延回路VGの出力端と結節点Ｋの間の結合
を制御し、他方のクロツク・信号RはφRに対し
て反転したものでトランジスタＴ６を通してEG
の出力端の結節点Ｋの間の結合を制御する。結節
点Ｋにおいて遅延回路から送り出されたパルスと
放電発生器EGから供給されたパルスφKとが重ね
合わされる。この重ね合わせによつて両放電トラ
ンジスタＴ３，Ｔ４のゲートを制御するパルスが
作り出される。パルスφRおよびRと他のパルス
特にパルス列およびとの時間的経過の
関係は第４ｂ図のダイアグラムに示されている。
両転送トランジスタＴ５，Ｔ６のクロツク制御に
必要なパルスφRとRを作る簡単な方法を第４ａ
図に示す。ここでは結節点Ｋと放電発生器EGの
出力端となつている転送トランジスタＴ６との間
の結合の制御に必要なパルスRを作るため行ア
ドレス・クロツク信号RASが非反転MOS増幅器
Ｖを通してトランジスタＴ６のゲートに送られ
る。他方遅延回路VGの出力端と結節点Ｋの間を
結ぶ転送トランジスタＴ５のゲートの制御にはイ
ンバータＩ３に行アドレス・クロツク信号RAS
に導くことによつて発生したクロツクパルスφR
が使用される。増幅器Ｖは例えば（第３ｂ図の遅
延回路に対応して）二つのインバータの直列接続
とすることができる。しかし両転送トランジスタ
Ｔ５とＴ６の制御を時間的に同期化するためには
例えば第４ｃ図と第４ｄ図に示した実施形態が推
奨される。第４ｃ図は第４ａ図の実施例に使用さ
れているインバータＩ３の回路構成であり第４ｄ
図は増幅器Ｖの回路構成である。
第４ｃ図と第４ｄ図に示した回路の場合反転増
幅器と非反転増幅器MOS技術により等しい遅延
時間をもつて実現することは通常の方法によつ可
能でありその効果も容易に確められるものである
から第４ｃ図と第４図についての詳細な説明は省
略する。ただドレンが給電電圧に接続されている
トランジスタｂ，ｄ，ｆ，ｈ，ｋ，ｍがデイプレ
ーシヨン型であり残りのトランジスタａ，ｃ，
ｅ，ｇ，ｉ，ｌがエンハンスメント型のものであ
ることだけを指摘しておく。第一段ａ，ｂ，ｃ，
ｄおよびｇ，ｈ，ｉ，ｋはそれぞれ一つの増幅器
を構成し出力段ｆ，ｅおよびｍ，ｌは両方の第一
段から図に示すように制御される。
幅器と非反転増幅器MOS技術により等しい遅延
時間をもつて実現することは通常の方法によつ可
能でありその効果も容易に確められるものである
から第４ｃ図と第４図についての詳細な説明は省
略する。ただドレンが給電電圧に接続されている
トランジスタｂ，ｄ，ｆ，ｈ，ｋ，ｍがデイプレ
ーシヨン型であり残りのトランジスタａ，ｃ，
ｅ，ｇ，ｉ，ｌがエンハンスメント型のものであ
ることだけを指摘しておく。第一段ａ，ｂ，ｃ，
ｄおよびｇ，ｈ，ｉ，ｋはそれぞれ一つの増幅器
を構成し出力段ｆ，ｅおよびｍ，ｌは両方の第一
段から図に示すように制御される。
これまで説明して来た実施例は総て第３図に示
した基本構造に基くものである。第５図以下に示
されている実施例に対応する出力ドライバOLB
は三状態出力トランジスタＴ１とＴ２およびそれ
のゲートに対する放電トランジスタＴ３とＴ４だ
けが第３図その他に示されているものと共通であ
るが、データ入力端Ｄ又はを持つ出力レジスタ
ならびに両放電トランジスタに対する制御パルス
の発生に関してはいくつかの差異がある。
した基本構造に基くものである。第５図以下に示
されている実施例に対応する出力ドライバOLB
は三状態出力トランジスタＴ１とＴ２およびそれ
のゲートに対する放電トランジスタＴ３とＴ４だ
けが第３図その他に示されているものと共通であ
るが、データ入力端Ｄ又はを持つ出力レジスタ
ならびに両放電トランジスタに対する制御パルス
の発生に関してはいくつかの差異がある。
第５図に示されているDRAMメモリの出力部
OLBの実施形態は次の動作を保証するものであ
る： ニツブル・モード又はバイト・モードにおいて
はニツブル・モードでHIGHレベルに置かれる列
アドレス・クロツク信号にも拘らずデータ出力端
DAは列アドレス・クロツク信号がLOWレ
ベルに戻り新たなニツブル・モード・サイクル又
はバイト・モード・サイクルが開始されるまで利
用可能状態に保持される。それらの間の時間中は
出力端DAの三状態フエーズは全然存在しないか
あるいは切換えによつて短時間だけ生ずる。更に
各読出しサイクルの終り（ここでは列アドレス・
クロツク信号と行アドレス・クロツク信号
RASの双方がHIGHレベルに置かれる）におい
ては後からHIGHレベルに移されるアドレス・パ
ルスが例えばAND回路を通してデータ出力端
DAを遮断する。
OLBの実施形態は次の動作を保証するものであ
る： ニツブル・モード又はバイト・モードにおいて
はニツブル・モードでHIGHレベルに置かれる列
アドレス・クロツク信号にも拘らずデータ出力端
DAは列アドレス・クロツク信号がLOWレ
ベルに戻り新たなニツブル・モード・サイクル又
はバイト・モード・サイクルが開始されるまで利
用可能状態に保持される。それらの間の時間中は
出力端DAの三状態フエーズは全然存在しないか
あるいは切換えによつて短時間だけ生ずる。更に
各読出しサイクルの終り（ここでは列アドレス・
クロツク信号と行アドレス・クロツク信号
RASの双方がHIGHレベルに置かれる）におい
ては後からHIGHレベルに移されるアドレス・パ
ルスが例えばAND回路を通してデータ出力端
DAを遮断する。
このような作用がある第５図に示されたデータ
出力部OLBは出力レジスタOL*としてこれまで
のレジスタOLの代りにパルスφ0の外互に反転し
ている二つのパルス列φCとCによつても制御さ
れるプリツプフロツプを使用する。その詳細を第
５ｂ図に示す。この出力レジスタはクロツク制御
に必要な信号入力端と二つの互に反転しているデ
ータ入力端Ｄとの外に互に反転しているデータ
入力端D0と0を持ち、その中の非反転出力信号
を送り出す出力端D0は電圧VCCが加えられている
MOSFET１のゲートを制御し、他方の出力端D0
は電圧VSSが加えられているMOSFET２のゲー
トを制御する。更に両データ出力端D0，0はそ
れぞれ放電トランジスタＴ３又はＴ４を通して規
準電位VSSに接続される。この放電トランジスタ
Ｔ３とＴ４のゲートは共通に一つの放電パルス
φMによつて制御される。
出力部OLBは出力レジスタOL*としてこれまで
のレジスタOLの代りにパルスφ0の外互に反転し
ている二つのパルス列φCとCによつても制御さ
れるプリツプフロツプを使用する。その詳細を第
５ｂ図に示す。この出力レジスタはクロツク制御
に必要な信号入力端と二つの互に反転しているデ
ータ入力端Ｄとの外に互に反転しているデータ
入力端D0と0を持ち、その中の非反転出力信号
を送り出す出力端D0は電圧VCCが加えられている
MOSFET１のゲートを制御し、他方の出力端D0
は電圧VSSが加えられているMOSFET２のゲー
トを制御する。更に両データ出力端D0，0はそ
れぞれ放電トランジスタＴ３又はＴ４を通して規
準電位VSSに接続される。この放電トランジスタ
Ｔ３とＴ４のゲートは共通に一つの放電パルス
φMによつて制御される。
放電パルスφMの形成に対しては第５図に示し
たデータ出力端構造において行アドレス・クロツ
ク信号と列アドレス・クロツク信号CASの
双方がAND回路Ｕ３の共同制御とNOR回路Ｎ２
の共同制御に使用される。その際AND回路Ｕ３
の出力端は共通のRSフリツプフロツプFFLのセ
ツト入力端Ｓに結ばれ、NOR回路Ｎ２の出力端
はそのリセツト入力端Ｒに結ばれる。フリツプフ
ロツプFFLの非反転出力端Ｑは両放電トランジ
スタＴ３，Ｔ４のゲートを制御するパルスφMを
供給する。
たデータ出力端構造において行アドレス・クロツ
ク信号と列アドレス・クロツク信号CASの
双方がAND回路Ｕ３の共同制御とNOR回路Ｎ２
の共同制御に使用される。その際AND回路Ｕ３
の出力端は共通のRSフリツプフロツプFFLのセ
ツト入力端Ｓに結ばれ、NOR回路Ｎ２の出力端
はそのリセツト入力端Ｒに結ばれる。フリツプフ
ロツプFFLの非反転出力端Ｑは両放電トランジ
スタＴ３，Ｔ４のゲートを制御するパルスφMを
供給する。
第５図の回路に適用される標準的な操作時間ダ
イアグラムを第５ｅ図に示す。クロツクパルス
φ0の形成には第３ｃ図に示した回路が使用され、
クロツクパルスφCとCの形成には第５ｃ図の回
路が使用される。この回路ではクロツクφCの形
成にインバータＩ４が設けられその入力端に列ド
レス・クロツク信号が導かれる。反転クロ
ツクパルスの形成には入力側に列アドレス・クロ
ツク信号を受ける増幅器V*を設ける。この
場合にも動作時間を等しくするためインバータＩ
４には第４ｃ図のMOS回路を、増幅器V*には第
４ｄ図のMOS回路を使用する。
イアグラムを第５ｅ図に示す。クロツクパルス
φ0の形成には第３ｃ図に示した回路が使用され、
クロツクパルスφCとCの形成には第５ｃ図の回
路が使用される。この回路ではクロツクφCの形
成にインバータＩ４が設けられその入力端に列ド
レス・クロツク信号が導かれる。反転クロ
ツクパルスの形成には入力側に列アドレス・クロ
ツク信号を受ける増幅器V*を設ける。この
場合にも動作時間を等しくするためインバータＩ
４には第４ｃ図のMOS回路を、増幅器V*には第
４ｄ図のMOS回路を使用する。
第５図の回路は放電クラツクパルスφM形成用
の回路を別のものとし、行アドレス・クロツク信
号は遅延回路VZを通してAND回路Ｕ３に
導くように構成することができる。この場合第５
図に使用されているRSフリツプフロツプFFLの
電圧印加回路はそのままにしておく。遅延回路
VZは二つの直列接続されたインバータで構成す
ることができる。この遅延回路はデータ出力端
DAに現われたデータ信号の行アドレス・クロツ
ク信号による遮断を更に遅らせるものであ
る。
の回路を別のものとし、行アドレス・クロツク信
号は遅延回路VZを通してAND回路Ｕ３に
導くように構成することができる。この場合第５
図に使用されているRSフリツプフロツプFFLの
電圧印加回路はそのままにしておく。遅延回路
VZは二つの直列接続されたインバータで構成す
ることができる。この遅延回路はデータ出力端
DAに現われたデータ信号の行アドレス・クロツ
ク信号による遮断を更に遅らせるものであ
る。
第５ｂ図は第５図に関連して必要となる出力レ
ジスタOL*に対する回路を示す。その核心部は第
３ｂ図に示されている出力レジスタとしてのトラ
ンジスタ１〜４から成るフリツプフロツプOLで
ある。しかし第５ｅ図に示されている動作時間関
係を達成するためにはトランジスタ１−４および
Ｔ１−Ｔ４と同型即ちチヤネルドーピングが一致
するエンハンスメント型のMOS電界効果トラン
ジスタ５−１０を設ける。更に互に反転関係にあ
るクロツクパルスφCとCも必要となるがこれは
第５ｃ図の回路を使用して列アドレス・クロツク
信号によつて作ることができる。
ジスタOL*に対する回路を示す。その核心部は第
３ｂ図に示されている出力レジスタとしてのトラ
ンジスタ１〜４から成るフリツプフロツプOLで
ある。しかし第５ｅ図に示されている動作時間関
係を達成するためにはトランジスタ１−４および
Ｔ１−Ｔ４と同型即ちチヤネルドーピングが一致
するエンハンスメント型のMOS電界効果トラン
ジスタ５−１０を設ける。更に互に反転関係にあ
るクロツクパルスφCとCも必要となるがこれは
第５ｃ図の回路を使用して列アドレス・クロツク
信号によつて作ることができる。
第５ｂ図に示すようにデータ入力端Ｄはクロツ
クφCで制御される転送トランジスタ５を通して
フリツプフロツプのトランジスタ１のゲートに結
ばれると共に並列接続された二つのMOSFET７
と９を通して規準電位VSSにおかれる。反転され
たデータ信号が導かれる入力端は同じくクロツ
クφCによつて制御される転送トランジスタ６を
通してフリツプフロツプのトランジスタ２のゲー
トに結ばれると共にMOSFET８と１０の並列接
続を通して規準電位VSSに接続される。並列接続
７，９又は８，１０の二つのトランジスタの一つ
は反転クロツク信号Cによつて制御され、他方
のMOSFETのゲートは入力トランジスタ５又は
２と並列接続７，９又は８，１０との直列接続を
通して規準電位に置かれているデータ入力端Ｄ又
はに所属する出力レジスタOL*のデータ出力端
D0又はD0に結ばれている。
クφCで制御される転送トランジスタ５を通して
フリツプフロツプのトランジスタ１のゲートに結
ばれると共に並列接続された二つのMOSFET７
と９を通して規準電位VSSにおかれる。反転され
たデータ信号が導かれる入力端は同じくクロツ
クφCによつて制御される転送トランジスタ６を
通してフリツプフロツプのトランジスタ２のゲー
トに結ばれると共にMOSFET８と１０の並列接
続を通して規準電位VSSに接続される。並列接続
７，９又は８，１０の二つのトランジスタの一つ
は反転クロツク信号Cによつて制御され、他方
のMOSFETのゲートは入力トランジスタ５又は
２と並列接続７，９又は８，１０との直列接続を
通して規準電位に置かれているデータ入力端Ｄ又
はに所属する出力レジスタOL*のデータ出力端
D0又はD0に結ばれている。
第５ｄ図には放電クロツクパルスφK形式用の
１チヤネルMOS回路が示されているがこれは第
５図のクロツクφK形成用の回路に原理的に対応
する。
１チヤネルMOS回路が示されているがこれは第
５図のクロツクφK形成用の回路に原理的に対応
する。
第５ｄ図のクラツクパルスφM形成回路はトラ
ンジスタ１１乃至２９と５個のコンデンサＣ１乃
至Ｃ５から構成される。これらのトランジスタは
回路に使用されている他のトランジスタと同じチ
ヤネル型であり、特に自己遮断型とするのが有利
である。この回路では行アドレス・クロツク信号
RASが第一トランジスタ１３を制御するがこの
トランジスタはソースが規準電位VSSに接続され、
ドレンには二つのMOSFET１１と１２ならびに
コンデンサＣ１で構成されるブートストラツプ負
荷を通して給電電圧VCCが加れられている。これ
によつてインバータ効果が発生するがその際出力
信号は給電電圧に等しい高出力レベルに上げられ
ている。
ンジスタ１１乃至２９と５個のコンデンサＣ１乃
至Ｃ５から構成される。これらのトランジスタは
回路に使用されている他のトランジスタと同じチ
ヤネル型であり、特に自己遮断型とするのが有利
である。この回路では行アドレス・クロツク信号
RASが第一トランジスタ１３を制御するがこの
トランジスタはソースが規準電位VSSに接続され、
ドレンには二つのMOSFET１１と１２ならびに
コンデンサＣ１で構成されるブートストラツプ負
荷を通して給電電圧VCCが加れられている。これ
によつてインバータ効果が発生するがその際出力
信号は給電電圧に等しい高出力レベルに上げられ
ている。
第二のブートストラツプ・インバータ段も第一
ブートストラツプ・インバータ段と同じ構成であ
り、そのドライバ・トランジスタ１６のゲートに
おいて第一インバータ段の出力端Ａから制御され
る。両トランジスタ１４と１５およびコンデンサ
Ｃ２から構成されたブートストラツプ負荷は他の
回路部分と同様に第一インバータ段のものに対応
する。
ブートストラツプ・インバータ段と同じ構成であ
り、そのドライバ・トランジスタ１６のゲートに
おいて第一インバータ段の出力端Ａから制御され
る。両トランジスタ１４と１５およびコンデンサ
Ｃ２から構成されたブートストラツプ負荷は他の
回路部分と同様に第一インバータ段のものに対応
する。
第三のブートストラツプインバータは列アドレ
ス・クロツク信号によつて制御されるドラ
イバトランジスタ１９を持つている。更にこのイ
ンバータのブートストラツプ負荷はこの負荷の構
成ユニツトであるMOSFET１７を通して第５ｄ
図に示すように第一ブートストラツプ・インバー
タ段の出力端から予備充電される。第三インバー
タ段の負荷素子の構成はその他の点では他のイン
バータ段の負荷の構成に対応する。第四ブートス
トラツプ・インバータはそのドライブトランジス
タにおいて第三インバータ段１９，１７，１８の
出力端によつて制御される。ブートストラツプ負
荷の構成に関しては第一と第二と第四のインバー
タ回路のものが同じであり、第三のインバータ段
は第一インバータ段の出力端Ａからの負荷の制御
の点で第５ｄ図に示すようにいくらか異つてい
る。ドライバトランジスタ２９とブートストラツ
プ負荷２７，２８とＣ５から構成されたインバー
タ段は回路の信号出力端となつている。所望の信
号φMはこの第五インバータ段のドライバトラン
ジスタ２９のドレンから送り出される。
ス・クロツク信号によつて制御されるドラ
イバトランジスタ１９を持つている。更にこのイ
ンバータのブートストラツプ負荷はこの負荷の構
成ユニツトであるMOSFET１７を通して第５ｄ
図に示すように第一ブートストラツプ・インバー
タ段の出力端から予備充電される。第三インバー
タ段の負荷素子の構成はその他の点では他のイン
バータ段の負荷の構成に対応する。第四ブートス
トラツプ・インバータはそのドライブトランジス
タにおいて第三インバータ段１９，１７，１８の
出力端によつて制御される。ブートストラツプ負
荷の構成に関しては第一と第二と第四のインバー
タ回路のものが同じであり、第三のインバータ段
は第一インバータ段の出力端Ａからの負荷の制御
の点で第５ｄ図に示すようにいくらか異つてい
る。ドライバトランジスタ２９とブートストラツ
プ負荷２７，２８とＣ５から構成されたインバー
タ段は回路の信号出力端となつている。所望の信
号φMはこの第五インバータ段のドライバトラン
ジスタ２９のドレンから送り出される。
第五インバータ段はそのドライバトランジスタ
がトランジスタ２３乃至２６からなる中間段によ
つて制御され、この前段自体は第二インバータ段
の出力端Ｂならびに第三と第四のインバータ段の
出力段によつて制御される外自身の信号出力端を
通して負帰還される。そのためにはドレインが給
電電圧VCCに接続された中間段トランジスタ２３
のゲートが第三インバータ段の出力段即ち
によつて制御されるドライバトランジスタ１９の
ドレンに結ばれそこから制御される。中間段のト
ランジスタ２３のソースはトランジスタ２６のド
レンに結ばれ、トランジスタ２６のソースは規準
電位VSSに、そのゲートは最後のインバータ段の
ドライバ・トランジスタ２９のドレンに結ばれて
いる。更にトランジスタ２３のソースは二つのト
ランジスタ２４と２５の直列接続を通して規準電
位に結ばれ、規準電位に近い方のトランジスタ２
５は第四インバータ段の出力端即ちドライバトラ
ンジスタ２２のドレンから制御され、直接トラン
ジスタ２３のソースに結ばれているトランジスタ
２４は第二インバータ段の出力端即ちトランジス
タ１６のドレンから制御される。
がトランジスタ２３乃至２６からなる中間段によ
つて制御され、この前段自体は第二インバータ段
の出力端Ｂならびに第三と第四のインバータ段の
出力段によつて制御される外自身の信号出力端を
通して負帰還される。そのためにはドレインが給
電電圧VCCに接続された中間段トランジスタ２３
のゲートが第三インバータ段の出力段即ち
によつて制御されるドライバトランジスタ１９の
ドレンに結ばれそこから制御される。中間段のト
ランジスタ２３のソースはトランジスタ２６のド
レンに結ばれ、トランジスタ２６のソースは規準
電位VSSに、そのゲートは最後のインバータ段の
ドライバ・トランジスタ２９のドレンに結ばれて
いる。更にトランジスタ２３のソースは二つのト
ランジスタ２４と２５の直列接続を通して規準電
位に結ばれ、規準電位に近い方のトランジスタ２
５は第四インバータ段の出力端即ちドライバトラ
ンジスタ２２のドレンから制御され、直接トラン
ジスタ２３のソースに結ばれているトランジスタ
２４は第二インバータ段の出力端即ちトランジス
タ１６のドレンから制御される。
ここで説明したこの発明の実施例は総てクロツ
ク制御が簡単な回路と手段で実施されるという特
徴を持つている。
ク制御が簡単な回路と手段で実施されるという特
徴を持つている。
第１図は公知のダイナミツクRAMの動作時間
ダイアグラム、第２図はそのブロツク接続であ
り、第３図と第３ａ図乃至第３ｃ図はこの発明の
第一の実施例とその動作時間ダイアグラムならび
にその一部分の接続図、第４図と第４ａ図乃至第
４ｄ図は第二の実施例およびその変形構成とその
動作時間ダイアグラムならびに一部分の接続図、
第５図と第５ａ図乃至第５ｅ図は第三の実施例と
その一部分の接続図ならびに動作時間ダイアグラ
ムである。第３図において OL……出力レジスタ、EG……放電発生器、
VG……遅延回路、……列アドレス・クロツ
ク信号、VSS……規準電位、VCC……給電電圧。
ダイアグラム、第２図はそのブロツク接続であ
り、第３図と第３ａ図乃至第３ｃ図はこの発明の
第一の実施例とその動作時間ダイアグラムならび
にその一部分の接続図、第４図と第４ａ図乃至第
４ｄ図は第二の実施例およびその変形構成とその
動作時間ダイアグラムならびに一部分の接続図、
第５図と第５ａ図乃至第５ｅ図は第三の実施例と
その一部分の接続図ならびに動作時間ダイアグラ
ムである。第３図において OL……出力レジスタ、EG……放電発生器、
VG……遅延回路、……列アドレス・クロツ
ク信号、VSS……規準電位、VCC……給電電圧。
Claims (1)
- 【特許請求の範囲】 １ 同一種類のメモリセル特に１トランジスタ・
メモリセルで構成されたメモリマトリツクスSP
が行ならびに列デコーダを通して個々のメモリセ
ルについてアドレス可能であり、マトリツクスの
各行のアドレツシングは行アドレス・クロツク・
パルスによつて開始され、各列のアドレツ
シングは列アドレス・クロツク・パルスに
よつて開始され、読出しに際しては少なくとも二
つのデータ蓄積メモリセルの情報が同時に処理さ
れて中間レジスタRgに中間蓄積され、メモリマ
トリツクスから同時に読み出された情報を順次に
メモリのデータ出力端DAに送り込むため、列ア
ドレス・クロツク・パルスだけで操作され
るシフトレジスタRSが設けられており、ノーマ
ル動作を表す第１の動作形式においてデータ出力
端DAの遮断が列アドレス・クロツク・パルス
CASのHIGH状態への移行の際遅延なく行われ
るダイナミツクRAMを含む集積半導体回路にお
いて、データ出力端DAの列アドレス・クロツ
ク・パルスを通しての制御が、シフトレジ
スタRSを通して与えられデータ出力端に現れた
データ情報がその読出しを開始させる列アドレ
ス・クロツク・パルスの消滅後も場合によ
つては次の列アドレス・クロツク・パルスの到着
時まで続く特定の時間間隔の間メモリのデータ出
力端DAに保留され、データ出力端DAにおける
データ情報のこのような延長が、行アドレス・ク
ロツク・パルスを通して制御されて、半導
体回路の第２の動作形式において有効にされ、そ
の際列アドレスクロツクパルスのHIGH状
態への移行の際同時に行アドレスがLOW状
態にあることを特徴とするダイナミツクRAMを
含む集積半導体回路。 ２ 前記延長の有効および無効は、メモリのデー
タ出力端DAを有する出力部OLBの適当な構成に
より達成されることを特徴とする特許請求の範囲
第１項記載の半導体回路。 ３ メモリのデータ出力端を形成し、メモリマト
リツクスSPの列導体（ビツト線）に結合された
中間レジスタRGによつて列アドレス・クロツク
CASによる制御と同様に制御されて互いに反転
関係にあるデータ信号Ｄ，を受けるメモリ出力
部OLBが、二つの互いに等しい出力トランジス
タＴ１，Ｔ２とクロツク制御され受取つたデータ
信号を両出力トランジスタＴ１，Ｔ２に導く出力
レジスタを含むこと、両出力トランジスタＴ１，
Ｔ２が直列接続されてその両端に給電電位と基準
電位が加えられその中間点がデータ出力端DAに
なつていること、一方の出力トランジスタＴ１の
ゲートが非反転データ信号を与える出力端D0に
結ばれ他方の出力トランジスタＴ２のゲートは出
力レジスタOL，OL*の反転データ信号を与える
出力端0に直接結ばれていること、出力レジス
タOL，OL*の両データ出力端D0，0がそれぞれ
別のクロツク信号φK′、φMによつて制御される
MOS放電トランジスタＴ３又はＴ４を通して基
準電位VSSに結ばれていること、両放電トランジ
スタＴ３，Ｔ４に対する制御クロツク信号の発生
のために列アドレス・クロツク信号並びに
行アドレス・クロツク信号を受ける信号パ
ルス発生器の他出力レジスタOL，OL*に対する
クロツク信号φ0の発生のために列アドレス・ク
ロツク信号の双方によつて制御される別のパルス
発生器が設けられていることを特徴とする特許請
求の範囲第１項又は第２項記載の半導体回路。 ４ 出力レジスタOL，OL*内で第一MOS電界効
果トランジスタ１のゲートと第二MOS電界効果
トランジスタ２のゲートにそれぞれ互いに反転関
係にあるデータが導かれる入力端Ｄ，の一方を
通して信号が加えられ、両MOS電界効果トラン
ジスタ１，２はそれらのドレインに出力レジスタ
OL，OL*を制御するクロツクパルスφ0が共通に
加えられること、両MOS電界効果トランジスタ
１，２のソース接続端それぞれ出力レジスタの両
データ出力端D0，0の一方を形成すると同時に
別のMOS電界効果トランジスタ３，４のドレイ
ンの一方に結ばれ、その際これらのトランジスタ
３，４のソース接続端は基準電位Vssにおかれ、
それらのゲートはそれぞれこのトランジスタ組の
他方のトランジスタのドレインに結ばれているこ
とを特徴とする特許請求の範囲第３項記載の半導
体回路。 ５ 出力レジスタOL，OL*を制御するクロツク
信号φ0の発生のため行アドレス・クロツク信号
RASと列アドレス・クロツク信号の双方に
よつて制御されるNOR回路Ｎ１がRSフリツプフ
ロツプFFのセツト入力端Ｓの電圧印加用として
設けられ、その非反転出力端Ｑは例えばインバー
タＩ１，Ｉ２で構成される一つの遅延回路を通し
て所望のクロツク信号φ0を供給するAND回路Ｕ
２の一方の入力端に結ばれ、このAND回路の他
方の入力端は一つのインバータＩ３を介して列ア
ドレス・クロツク信号によつて制御され、
RSフリツプフロツプFFのリセツト端Ｒには直接
行アドレス・クロツク信号が導かれること
を特徴とする特許請求の範囲第４項記載の半導体
回路。 ６ 出力レジスタOLのデータ入力端Ｄ，が、
ドレインにクロツク信号φ0が加えられる二つの
MOS電界効果トランジスタ１，２のゲートであ
ることを特徴とする特許請求の範囲第４項又は第
５項記載の半導体回路。 ７ 出力レジスタOL*のデータ入力端Ｄ，がそ
れぞれ二つの電界効果トランジスタ５，６の一方
のソース接続端によつて形成されていること、こ
れらの電界効果トランジスタ５，６のゲートが共
通に第二クロツク信号φCによつて制御されるの
に対してそれらのドレイン接続端は第一クロツク
信号φ0によつて共通に制御されるMOS電界効果
トランジスタ１，２の一方のゲートに結ばれてい
ること、これらのトランジスタ１，２のゲートは
それぞれ二つのMOS電界効果トランジスタの並
列接続７と９，８，１０の一方を通して基準電位
VSSに接続されること、これらの電界効果トラン
ジスタ並列接続の一方のトランジスタ９又は８は
それぞれそのゲートが第一クロツク信号φ0を受
ける電界効果トランジスタ２，１のソース接続端
に直接結ばれ、この際これらの電界効果トランジ
スタ２，１のゲートは他方の電界効果トランジス
タ並列接続８，１０または７，９を通して基準電
位に接続されるのに対して、前記並列接続の他方
のトランジスタ７，１０の制御のためには時間経
過が第二クロツク信号φCのそれの逆である共通
の第三クロツク信号Cが使用されることを特徴
とする特許請求の範囲第４項又は第５項記載の半
導体回路。 ８ 第二と第三のクロツク信号φC，φCの発生の
ために行アドレス・クロツク信号CASが第二の
クロツク信号φCを与えるインバータＩ４又はこ
のインバータと同じ遅延時間を持ち非反転性であ
り第三のクロツク信号φCを与える増幅器V*を通
して導かれることを特徴とする特許請求の範囲第
７項記載の半導体回路。 ９ 放電トランジスタＴ３，Ｔ４制御用のクロツ
クパルスφK′を発生し列アドレス・クロツク信号
CAS並びに行アドレス・クロツク信号によ
つて制御される装置が例えば非反転増幅器として
の入力回路部分EGとこの部分の出力によつて制
御される遅延回路VGから成り、入力回路部分
EGには直接列アドレス・クロツク信号が加
えられることを特徴とする特許請求の範囲第３項
ないし第８項の一つに記載の半導体回路。 １０ 両放電トランジスタＴ３，Ｔ４のゲートに
対する電圧印加のために回路結節点Ｋが設けら
れ、一方ではこれらの放電トランジスタの制御用
のパルスφK′を与える装置の列アドレス・クロツ
ク信号によつて制御される入力回路部分EG
の出力端から直接電圧を供給され、他方では遅延
回路VGの出力端から伝送トランジスタＴ６，Ｔ
５の一つを介して電圧を供給されること、両伝送
トランジスタのゲートは互いに反転関係にあるパ
ルスφR，Rによつて制御されること、これらの
パルスφR，Rが行アドレス・クロツク信号によ
りパルス発生器TGにおいて発生することを特徴
とする特許請求の範囲第２項または第９項記載の
半導体回路。 １１ パルス発生器TGが一方では出力端が入力
回路部分EGと結節点Ｋとの間の結合を制御する
伝送トランジスタＴ６のゲートに接続されている
非反転増幅器Ｖと、他方では出力端が遅延回路
VGの出力端と結節点Ｋの間の結合を制御する伝
送トランジスタＴ５のゲートに接続されている反
転増幅器Ｉ３から構成され、両増幅器Ｖ，Ｉ３の
入力端には共通に行アドレス・クロツク信号
RASが加えられることを特徴とする特許請求の
範囲第１０項記載の半導体回路。 １２ 反転増幅器Ｉ３と非反転増幅器Ｖが互いに
等しい遅延時間に調整されていることを特徴とす
る特許請求の範囲第１１項記載の半導体回路。 １３ データ出力端DAを備える出力回路部分
OLBが、半導体回路の第二の動作形式において
列アドレス・クロツクの遮断に拘らず、列アドレ
ス・クロツクがLOWレベルに戻り新しいサイク
ルが始まるまでデータ出力端DAがHIGHに移り
得る状態にとどまるように構成されていること、
データ出力端DAの３状態相（トリステート・フ
エーズ）の継続時間が高々列アドレス・クロツク
信号の個々の能動相の長さに比べて短い時間間隔
であること、各読出しサイクルの終りにおいて即
ち行アドレス・クロツクと列アドレスクロ
ツクが共にHIGHレベルにあるとき後で能
動相を終らせるアドレス・クロツクがデータ出力
端DAを遮断することを特徴とする特許請求の範
囲第２項、第３項または第７項の一つに記載の半
導体回路。 １４ 出力レジスタOL*の両データ出力端D0，
D0を基準電位に接続する放電トランジスタＴ３，
Ｔ４を制御する制御パルスφMがフリツプフロツ
プFFLの非反転信号出力端Ｑから送り出される
こと、このフリツプフロツプのセツト入力端Ｓが
AND回路Ｕ３の出力で制御されそのリセツト入
力端ＲがNOR回路Ｎ２の出力で制御され、これ
らは共通にその両信号入力端において列アドレ
ス・クロツク信号と行アドレス・クロツク
信号の双方によつて制御されることを特徴
とする特許請求の範囲第７項又は第１３項記載の
半導体回路。 １５ AND回路Ｕ３とNOR回路Ｎ２がいずれも
直接列アドレス・クロツク信号と行アドレ
ス・クロツク信号の双方によつて制御され
ることを特徴とする特許請求の範囲第１４項記載
の半導体回路。 １６ AND回路Ｕ３とNOR回路Ｎ２の電圧印加
が列アドレス・クロツク信号によつて直接
行われ、更にNOR回路の電圧印加は行アドレ
ス・クロツク信号がそれに対するAND回路
Ｕ３の入力端に遅延回路VZを介して接続されて
いる間にも行アドレス・クロツク信号によ
つて直接行われることを特徴とする特許請求の範
囲第１４項記載の半導体回路。 １７ 両放電トランジスタＴ３，Ｔ４の制御に必
要なクロツク・パルス発生のためにブートストラ
ツプ負荷回路を持つ５個のインバータ段と中間段
とが設けられていること、第一ブートストラツ
プ・インバータ段１３，１１，１２，Ｃ１のドラ
イバ・トランジスタ１３は行アドレス・クロツク
信号によつて制御され第二ブートストラツ
プ・インバータ段１６，１４，１５，Ｃ２のドラ
イバ・トランジスタ１６は第一ブートラツプ・イ
ンバータ段のドライバ・トランジスタ１３のドレ
インが構成する信号出力端によつて制御されるこ
と、更に第一インバータ段に第三インバータ段の
ブートストラツプ負荷１７，１８，Ｃ３の予備充
電を制御する出力端が設けられ第三インバータ段
のドライバストランジスタ１９は列アドレス・ク
ロツク信号によつて制御されること、第四
ブートストラツプ・インバータ段２２，２０，２
１，Ｃ４が第三ブートストラツプ・インバータ段
１９，１７，１８，Ｃ３の出力端から制御される
こと、中間段は三つの直列接続されたMOS電界
効果トランジスタ２３，２４，２５から構成され
その第一トランジスタ２３のドレインは給電電位
VCCに接続されそのゲートは列アドレス・クロツ
ク信号から制御される第三インバータ段の
出力端に結ばれ、その中間段の出力端となつてい
るソース接続端は第５のブートストラツプ・イン
バータ段２９，２７，２８，Ｃ５を制御すると同
時に第５のインバータ段の出力端から逆制御され
るMOS電界効果トランジスタ２６と二つのMOS
電界効果トランジスタ２４，２５の直列接続とを
通して並列接続形式をもつて基準電位VSSに結ば
れていること、ブートストラツプ・インバータ段
はその負荷において給電電位に置かれそのドライ
バトランジスタにおいて規準電位に置かれ、放電
トランジスタＴ３，Ｔ４の制御に必要なクロツ
ク・パルスφMを供給する出力端は第５のブート
ストラツプ・インバータ段２９，２７，２８，Ｃ
５のドライバ・トランジスタ２９のドレインとな
つていることを特徴とする特許請求の範囲第７項
または第１３項記載の半導体回路。 １８ 開閉部分が単一チヤネルMOS技術特にｎ
チヤネルMOS技術によつていることを特徴とす
る特許請求の範囲第１項乃至第１７項の一つに記
載の半導体回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19823243496 DE3243496A1 (de) | 1982-11-24 | 1982-11-24 | Integrierte halbleiterschaltung mit einem dynamischen schreib-lese-speicher |
| DE3243496.0 | 1982-11-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59110094A JPS59110094A (ja) | 1984-06-25 |
| JPH0450679B2 true JPH0450679B2 (ja) | 1992-08-14 |
Family
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