JPH0451859B2 - - Google Patents

Description

【発明の詳細な説明】

以下の順序で本発明を説明する。 Ａ 産業上の利用分野 Ｂ 従来技術 Ｃ 発明が解決しようとする問題点 Ｄ 問題点を解決するための手段 Ｅ 実施例 E1 本発明の複式回路配列体（第１図） E2 代替実施例（第３図） Ｆ 発明の効果 Ａ 産業上の利用分野 本発明はバス上のデイジタル・データ信号の伝
送に関し、さらに具体的には冗長装置中の同時ス
イツチの数が著しく減少した改良複式回路配列体
に関する。さらに、本発明に従えば、上記装置中
の動作可能セクシヨンだけを選択することが可能
である。 Ｂ 従来技術 回路の複式化は、信頼度の高い故障検出が必要
とされるシステムの故障検出にしばしば使用され
ている方法である。この方法に従えば、２つの同
じ処理装置が同じデータについて同じ動作を行
い、その結果を連続的に比較して、一致しない時
に故障が検出される。 しかしながらチツプもしくはモジユール間のバ
ス上のデータ転送速度は同時にスイツチする出力
ドライバの許容最大数に関する或る限界によつて
制約されていることも良く知られていることであ
る。これ等の限界は出力ドライバが同時に多数の
データ・バスをドライブする時に電圧分配線及び
信号線に導入する電圧もしくは電流雑音による。
従来の解決法はパツケージの開発費及びコストと
いう大きな犠性を伴つている。即ち上述の同時ス
イツチングに伴う現象を避けるために、複雑な電
圧分配法、複雑な線ドライバ及び受信器、バス幅
の減少が必要になり、そうしない場合には、スイ
ツチングによる過渡電流の発生タイミングを正確
にずらせてオーバラツプしないように制御するこ
とが必要になつて信号の転送が遅くなるからであ
る。 第２図は複式ハードウエアを具体化した従来の
回路配列体１を示す。この例は複式回路をシステ
ム中に具体化した時に出力ドライバの同時スイツ
チングによつて生ずる問題を説明するために使用
されるものである。（冗長）装置２及び３は同じ
であり、従つて主プロセツサ４の制御によつて同
じ動作を（故障のない時に）遂行するものと仮定
する。装置２及び３はたとえば計算機設計につい
てのIEEE国際会議議事録：計算機のVLSI、
ICCD'86、第402−405頁のＢ、デスロシヤー他の
論文「凝集構成方法によつて設計されたカスタム
浮動小数点チツプ」）“Custom floating point
chip designed with ａ cohesive structured
method”by B.Descrosiers et al，published in
the proceedings of the IEEE International
Conference on Computer Design：VLSI in
Computers ICCD'86 pp 402−405）に説明され
ている浮動小数点コプロセツサ・チツプでよい。
この分野の専門家はこの論文中にクロツクの分
配、シーケンシング等の本発明を具体化するすべ
ての技術的背景を見出すことができるであろう。
第２図で装置２をマスタと、装置３をスレーブと
考える。各装置２；３はたとえば36ビツト即ち４
バイトのＰビツト・ワードであるＰビツト・ワー
ドに操作する夫々処理装置５；６、送信／受信回
路７；８及び比較回路９；１０より成る。適切な
処理装置の例は上述の論文の第１図に示されてい
る。 送信／受信回路７及び８は夫々双方向バス１２
及び１３を通して主プロセツサ４の主データ・バ
ス１１へ４バイト（データが32ビツト及び４パリ
テイ・ビツト）の伝送を保証する。バス１２及び
１３は主データ・バスと呼ばれる主プロセツサ・
データ・バスと区別するために装置データ・バス
と呼ばれる。しかしながら送信／受信回路８は通
常の動作では機能的に受信器としてのみ動作する
ことを理解されたい。送信／受信回路７及び８は
又夫々バス１４及び１５を介して処理装置５及び
６へもしくはこれからのＰビツト・ワードの双方
向伝送を保証する。 送信／受信回路７及び８は１ビツト当り１基本
ユニツトより成る複数のユニツトより成る。各ユ
ニツトは個別の出力ドライバ及び受信器より構成
され、ドライバの出力と受信器の入力はバスの線
に接続される共通のノードを形成している。この
応用には標準の３状態のドライバ及び受信器が使
用される。オン・チツプ３状態ドライバについて
は1982年10月刊IBMテクニカル・デイスクロー
ジア・バレテイン（IBM Technical Disclo
sure Bulletin）第25巻、第５号、第2347−第
2347頁の論文に開示されている。送信／受信回路
７及び８の部分を形成するドライバの高インピー
ダンス状態は制御（禁止）線SR１及びSR２を介
して主プロセツサ４の制御によつてもたらされ
る。 処理装置５中で処理した後、バス１４Ａ上に得
られるバイトと、バス１２から受取られ、バス１
４Ｂ上に利用可能なバイトを比較する比較回路９
は、２つの処理装置中で処理した後のデータの妥
当性を比較するのに使用されないという意味では
通常の動作においては実用性はないが、送信／受
信回路（ドライバ及び受信器）の完全性をチエツ
クできるので若干興味があるものである。バス１
４Ａは処理装置５の出力を送信／受信回路７のド
ライバの入力に接続する単方向バスである。バス
１４Ｂは処理装置５の入力を送信／受信回路７の
受信器の出力に接続する単方向バスである。バス
１４Ａ及び１４Ｂは装置２の内部バス１４をなし
ている。比較回路１０はバス１５Ａ上に得られる
処理装置６によつて処理したバイトを装置２から
受取つてバス１５Ｂ上に得られるバイトを比較す
る。バス１５Ａは処理装置６の出力を送信／受信
回路８のドライバの入力に接続する単方向バスで
ある。バス１５Ｂは処理装置６の入力を送信／受
信回路８の受信器の出力に接続する単方向バスで
ある。バス１５Ａ及び１５Ｂは装置３の内部バス
１５をなしている。比較回路１０のノード１６に
おける出力は主プロセツサ４のためのチエツク・
アウト（CHKOUT）ビツトを線１７に与える。 すべてのドライバが禁止されていない時には送
信／受信回路は送信モードにあり、対応する装置
も受信モードにある。 すべてのドライバが禁止されている時には、こ
れ等は高インピーダンス状態にあり、対応する送
信／受信回路は受信モードにあり、従つて対応す
る装置も受信モードにある。 動作は次の３段階で行われる。 (a) 主プロセツサ４が線SR１及びSR２によつて
装置２及び３の送信／受信回路７及び８を受信
モードにセツトし、これ等にバス１１，１２及
び１３を通してデータを送る。 (b) 夫々装置２及び３の処理装置５及び６の両方
がデータを処理する。 (c) 主プロセツサ４が装置２の送信／受信回路７
を送信モードに、装置３の送信／受信回路８を
受信モードにセツトする。この段階中で受信モ
ードに整定された時には、その送信／受信回路
は又比較機能を遂行するので、送信／受信回路
のこの動作モードは受信／比較モードと呼ばれ
る。この特定の段階は転送段階と呼ばれる。装
置２の送信／受信回路７が処理データを主プロ
セツサ４に送信し、バス１１及び１２を介して
装置３に送る。装置の比較回路１０はバス１５
Ａ上に得られるそれ自身の内部結果を、バス１
５Ｂ上に得られる装置２から受取つたデータと
を比較して、比較結果を出力ノード１６及び線
１７を介して主プロセツサ４に送る。比較回路
９の出力はノード１８及び線１９に得られる
が、上述の制限的用途を有する。 従つて通常の動作では、装置３の（スレーブ）
はチエツクの目的にだけ使用され、装置２（マス
タ）は主プロセツサ４とのデータ交換を保証す
る。 しかしながら、不一致が生じた場合には、主プ
ロセツサは進行中のタスクを停止し、診断ルーチ
ンを開始し、２つの装置のうちどれが（実際には
どの処理装置が）故障中であるかを決定する。良
好な装置は従つてマスタとして動作するようにス
イツチされ、他方故障した方はデイスエーブルさ
れる（出力ドライバが高インピーダンス状態に強
制される）。次に処理は修復される迄は前のチエ
ツク能力のないまま、性能低下動作を続ける。 この従来の技術には、或るチエツク能力を保持
したまま、任意の装置の処理装置の動作可能セク
シヨンを選択する手段は存在しない。 第２図に示された２つの冗長装置の複式回路配
列体はさらに他の、しかし基本的な欠点を有す
る。即ち装置２は集積半導体チツプもしくは電子
モジユールであり、ビツトがデータ・バス１２上
を転送される転送段階中に、送信／送信回路７の
エミツト部を形成するＰ個（たとえば36個）のド
ライバすべてではなくても大多数が同時にスイツ
チして、上述の望ましくない雑音効果を発生する
ことが起り得る。 今日迄に同時スイツチングの現象を減少する唯
一の良く知られた方法は、データ転送速度という
重要な因子を減少するという犠性をはらつて制御
された遅延過渡電流を適切に使用することであつ
た。 ４バイト幅の双方向データ・バス１１はこの提
案を実施するために選択されたものであり、単方
向バスもしくは異なる幅のバスといつた任意の構
成が使用できる。 新しい半導体技術が生じるにつれて、冗長装
置、幅広いデータ・バス（64もしくは128ビツト
が処理できるような）及び極めて高周波での動作
を含む回路及び応用を開発する連続的な努力がな
されている。この結果、上述の出力ドライバの同
時スイツチングに関連する問題をなくした２つの
冗長装置より成る改良回路配列体に対する明らか
な必要性が依然存在する。 Ｃ 発明が解決しようとする問題点 従つて、本発明の主目的は相互に接続された冗
長装置の各々の同時スイツチングが減少し、速度
の改良及びパツケージングのコストの減少が得ら
れる冗長装置の改良回路配列体を与えることにあ
る。 本発明の他の目的は、相互接続された冗長装置
の処理装置の動作可能セクシヨンの選択が可能な
システムの良好な全体的機能、高レベルの信頼性
及び修復可能性が与えられる冗長装置の改良回路
配列体を与えることにある。 本発明のさらに他の目的は、同時スイツチング
による過渡電流の発生をずらしたり又は遅延させ
たりする事なく、従つて、データ転送速度を減少
させる事なく、同時スイツチングによる雑音影響
を減少した複式回路配列体を提供することにあ
る。 Ｄ 問題点を解決するための手段 本発明の最も一般的な原理に従えば、データ・
バスに対する冗長装置のドライビング効果がこれ
等の装置の間で分担される、データ転送のための
複数の冗長装置を含む改良回路配列体が与えられ
る。ドライビング効果は各装置に対する同時スイ
ツチの最大数である因数Ｎで除算した値に等しく
なるように平等に分配される。この結果、デー
タ・バス上のデータ転送速度が著しく改良され
る。 本発明の一般原理に従えば、Ｐビツト・デー
タ・バスが与えられた主プロセツサ、Ｎ個の冗長
装置を含む、冗長装置の改良回路配列体が与えら
れる。冗長装置の各々はＰビツト・ワード即ちフ
レームを処理する処理装置及び処理装置の出力と
装置データ・バスの線間に接続される受信回路を
含む。装置データ・バスは上記Ｐビツトの主デー
タ・バスと並列に接続されている。主プロセツサ
によつて制御されるドライバ回路はＮ個の冗長装
置のうちの少なくとも２個に与えられ、Ｐビツト
の主データ・バス上のドライビング効果をこれ等
の装置間で分配して、装置の各々はＰビツト・ワ
ードの一部だけを転送するが、Ｐビツト・ワード
全体が上記主データ・バス上に同時に現われる。
この結果、各冗長装置の同時スイツチングの最大
数がＰ／Ｎに等しくなると同時にＰビツト・ワー
ドの転送に遅延がない。更に、一方の冗長装置の
比較回路で２つの冗長装置の各上位ビツト同志を
比較すると同時に他方の冗長装置の比較回路で各
下位ビツト同志を比較することにより、比較動作
の迅速化が達成される。 本発明の構成は、次の通りである。 Ｐビツト長データ・ワードを処理する複数の処
理装置、該各処理装置に関連した比較回路、並び
に各処理装置の入力及び出力へ結合した受信及び
送信回路を含む少なくとも第１及び第２の冗長装
置と、Ｐビツト長の主データ・バスを有する主プ
ロセツサとの間において、少なくとも第１及び第
２の並列接続の装置データ・バスを介してＰビツ
ト長データ・ワードの授受を行う複式回路配列体
であつて、 各受信及び送信回路は、Ｐビツト長データ・ワ
ードを分割して割当てられている上位ビツト・セ
クシヨン及び下位ビツト・セクシヨンから成り、 主プロセツサの制御の下に、第１冗長装置の上
記上位ビツト・セクシヨン及び第２冗長装置の上
記下位ビツト・セクシヨンを送信モードにセツト
してそれらの各セクシヨンから上位ビツト及び下
位ビツトを同時に主データ・バス上に送出させて
完全なＰビツト長データ・ワードを組立てると共
に、第２冗長装置の上記上位ビツト・セクシヨン
及び第１冗長装置の上記下位ビツト・セクシヨン
を受信／比較モードにセツトして主データ・バス
上の上位ビツト及び下位ビツトを各々受信させて
第１冗長装置の上記比較回路で上記受信下位ビツ
ト及びそれ自身の下位ビツトを、そして第２冗長
装置の上記比較回路の上記受信上位ビツト及びそ
れ自身の上位ビツトを、各々比較する事を特徴と
する複式回路配列体 Ｅ 実施例 E1 本発明の複式回路配列体 本発明の基本原理に従い、情報転送速度の増大
を可能とする、Ｎ個の冗長装置の改良回路配列体
が与えられる。データ・バス上のドライビング効
果はこれ等の装置の間で等しく分配されることが
好ましい。この結果、各装置当りの同時スイツチ
ングの最大数はＮ個で割つた値になる。 最も簡単な場合はハードウエアが２重にされる
（Ｎ＝２）場合であるから、この場合を説明の目
的に使用する。本発明は装置が欠陥のない場合、
常に同じ動作を遂行するという事実にもとづいて
いる。２つの装置の間でバスのドライビングを分
担することによつて、同時スイツチングの制約が
なくなり、システムのコスト×パホーマンス積が
改良される。 本発明の改良複式回路配列体を第１図の参照番
号２０で示す、配列体２０は基本的には、同じで
ある装置２１及び２２より成る。装置２１はＰビ
ツト・ワード即ち36ビツトもしくは４バイトに操
作する処理装置２３、２つの送信／受信回路２４
及び２５並びに２つの比較回路２６及び２７を含
む（これ等はオン・チツプもしくはオフ・チツプ
のいずれでもよいが、外部スイツチングを制限す
るためにオン・チツプであることが好ましい。処
理装置２３は各Ｐ／２ビツトの２つのセクシヨン
より成るものと考える。MSBセクシヨンはMSB
（最上位ビツト群）を処理し、LSBセクシヨンは
LSB（最下位ビツト群）を処理する。送信／受信
回路２４及び２５は夫々バス２８及び２９を介し
てMSB及びLSBを処理装置２３へ、もしくはこ
れからの転送を保証し、主プロセツサ３０のバス
３３及び３４と並列に接続されているバス３１及
び３２を介して主プロセツサ３０との双方向転送
を保証している。換言すると、装置２１の場合、
送信／受信回路２４が最上位ビツト群（MSB）
を処理し、送信／受信回路２５が最下位ビツト群
（LSB）を処理する。同じ事が装置２２にもあて
はまる。 同じように装置２２は４バイトに操作する処理
装置３５、２つの送信／受信回路３６及び３７並
びに２つの比較回路３８及び３９を含む。 送信／受信回路３６及び３７は夫々バス４０及
び４１を介して処理装置３５へのMSB及びLSB
の転送を保証し、主プロセツサ３０のバス３３及
び３４と並列に接続されているバス４２及び４３
を介して主プロセツサ３０との双方向転送を保証
する。バス３３及び３４は主プロセツサ３０のデ
ータ・バス４４を構成している。 比較回路２７は処理装置２３によつて発生さ
れ、バス２９Ａ上に得られるLSBを、処理装置
３５によつて処理され、送信／受信回路２５の出
力にバス２９Ｂを介して得られるLSBと比較す
る。比較回路２６は装置２１が適切に機能してい
るかぎり実際の用途はない。同じように、比較回
路３８は処理装置３５によつて発生され、バス４
０Ａ上に得られるMSBを、処理装置２３によつ
て処理され、バス４０Ｂ上の送信／受信回路３６
の出力に得られるMSBと比較する。すべての比
較回路の出力はノード４５でANDドツトされ、
主プロセツサ３０のため線４６上にCHKOUTビ
ツトを与える。比較回路３９は比較回路２６と同
じようにこの特定の構成では用途がないが、他の
用途に使用できる。送信／受信回路は主プロセツ
サ３０の制御によつて、制御線SR１１，SR１
２，SR２１及びSR２２を介して２つのモード、
即ち受信もしくは送信モードのうちの一方で動作
する。必要ならば、主プロセツサはパリテイ・ビ
ツト発生器（図示されず）からのパリテイ・ビツ
トを受取ることもできる。バス３１及び３２は装
置２１のデータ・バス４７を構成し、バス４２及
び４３は装置２２のデータ・バス４８を構成す
る。 従つて、第１図は本発明の概念が第２図に関し
て上述された一般に知られた複式回路配列体に適
用される方法を明確に示す。各装置について、第
２図の原送信／受信及び比較回路はMSB及び
LSBセクシヨンとして識別された処理装置の２
つのセクシヨンに対応する２つの部分に分割され
ている。送信／受制御路線は２重にされ、SR１
１，SR１２，SR２１及びSR２２を介して両装
置のMSB及びLSBについて別個の制御が可能に
なる。装置２１及び２２の両方は各々処理装置の
定まつたセクシヨンに対応する２つの同一な半分
より成る。第１図の改良複式回路配列体は次のよ
うに動作する。 (a) 主プロセツサ３０が装置２１の送信／受信回
路２４及び２５並びに装置２２の送信／受信回
路３６及び３７を受信モードにセツトし、これ
等に処理すべきデータを送る。 (b) 処理装置２３及び３５がデータ（たとえば４
バイト・ワード）を処理する。 (c) 主プロセツサ３０は装置２１の送信／受信回
路２４及び装置２２の送信／受信回路３７を送
信モードにセツトし、逆に装置２１の送信／受
信回路２５及び装置２２の送信／受信回路３６
を受信モードをセツトする。この段階で受信モ
ードにセツトされる時は、送信／受信回路は又
比較機能も可能にするので、このモードは受
信／比較モードと呼ばれる。この段階中、装置
２１はMSBを主プロセツサ３０及び装置２２
に送り、それ自身のLSBと装置２２から受取
つたLSBを比較する。同じように、装置２２
はLSBを主プロセツサ３０及び装置２１に送
り、それ自身のMSBと装置２１から受取つた
MSBとを比較する。 この特定の動作は、各装置がそれ自身のビツ
トの組（たとえば装置２１の場合はMSBを装
置２２の場合はLSB）を主プロセツサに送り、
各装置２１及び２２の半分が異なるモードで動
作する転送段階が特徴である。装置２１の場合
は、第１の半分（MSBを処理する）は送信モ
ードにあり、他の半分（LSBを処理する）は
受信／比較モードにある。装置２２の場合は、
第１の半分は受信／比較モードにあり、他の半
分は送信モードにある。これ等の基本的な連続
したビツトの組のすべては再びアセンブルされ
て、データ・バス（たとえば４４）上にＰビツ
トの完全な組を形成する。 本発明の第１の態様に従えば、同時スイツチン
グの最大数の著しい減少が得られる。この数は装
置２１もしくは装置２２の場合はＰ／２に等し
く、現在の実施例では18である。これに対して第
２図に示した例の装置２の場合は36である。２つ
の装置にドライビングを等しく分担させたことに
よつてこの減少が得られることは明らかである。 より良い信頼性と修復可能性を与える本発明の
他の態様に従えば、主プロセツサには、以下詳細
に説明するように、一方の装置の一方のセクシヨ
ンが故障した時に、他方の装置の良好なセクシヨ
ンを適切に選択して、機能的に動作する装置を仮
に再構成する機会が与えられる。 ２つの比較回路２７及び３８の任意の１つによ
つて不一致が検出されると、故障信号が線４６上
のノード４５を介して主プロセツサ３０に送られ
る。主プロセツサ３０は進行中のタスクを停止し
て、診断ルーチンを開始し、２つの処理装置２３
及び３５のうちのどちらが故障したかを識別し、
次にそのうちのどのセクシヨン（MSBもしくは
LSB）が故障したかを識別する。次に、修復動
作を行つて、診断結果に従つてタスクを再構成す
る。 もし処理装置の１つのセクシヨンのみが故障し
た場合には、装置の故障した半分がデイスエーブ
ルされる。対応する出力ドライバが高インピーダ
ンス状態にセツトされ、対応する比較回路は禁止
され、その出力を高インピーダンス状態に強制
し、CHKOUTビツトが無効になるのを防止す
る。この故障した半分は受信モードの特殊な変形
モード、所謂高インピーダンス・モードにあり、
受信／比較モードと区別される。他の半分は送信
モードにセツトされる。追加のビツトの組は他の
装置によつて主プロセツサに与えられる。処理は
同じデータ速度において継続でき、チエツクは同
じデータ速度で続けられるが、ビツトの半分につ
いてのチエツキングが失なわれる。 もし装置の処理装置の両方のセクシヨンが故障
すると、該装置は送信／受信回路のすべてのドラ
イバを高インピーダンス状態に強制し、望まれる
ならば比較回路を禁止することによつて完全にデ
イスエーブルされる。処理は他方の装置によつて
減速状態で且チエツクが全く行われない状態で続
けられる。装置は高インピーダンス・モードで動
作すると呼ぶことができる。このモードでは、主
プロセツサはCHKOUTビツトをチエツクするこ
とはできない。それはCHKOUTビツトが永久的
に無効であるからである。システムは現在所謂性
能低下動作で動作している。速度を減少しなけれ
ばならないのは、上述の同時スイツチングの制約
のためである。速度の減少は従来一般に知られて
いるように、MSBの送信指令をLSBに関してず
らすこと、もしくは単一のクロツク信号から出発
して、装置の内部に２つのゲート信号を発生する
ことによつて行われる。たとえば、パルス位置シ
フトは単なるサイクル時間でよく、従つてデータ
速度は1/2になるか、もしくは使用する技術の配
線規則によつて課せられる最小値に調節できる。
後者の場合はパホーマンスの損失は最小になる
が、クロツキング回路がさらに複雑になる。 第１表は処理装置（PE）のどのセクシヨンに
故障が存在するかに依存して、転送段階中の装置
の半分の異なる動作モードおける、主プロセツサ
３０によつて装置２１及び２２に割当てられるタ
スクを示す。

【表】 (1) 転送段階中は、動作可能な半分（たとえば送
信モードにある装置２１の半分）の対応する比
較回路（たとえば２６）は転送されるビツトの
妥当性をチエツクする（送信モードでも送信器
は依然動作可能である）。しかしながら、第１
図及び第１表から明らかなように、装置２１及
び２２の設計は、システムの性能に制約があつ
てよい場合、或る点に関して簡単にできる（或
る場合、このような制約はシステムの設計者に
とつて受入れることはできない）。このような
特定の実施例では、装置２１はバス３１を介し
てデータを送るだけであり、装置２２はバス４
３を介してデータを主プロセツサに送るだけで
ある。各装置は２バイト（Ｐ／２ビツト）分だ
けの比較回路を必要する。比較回路２６及び３
９は望まれるならば除去できる。さらに送信／
受信回路の半分は転送段階中の受信／比較モー
ドだけで動作する。この結果、ドライバ及び受
信器ユニツトより成る比較的複雑な送信／受信
回路は単に標準の受信器によつて置換えること
ができる。従つて、装置２１及び２２のための
シリコンの面積が著しく節約される。ドライバ
は空間をかなり占めることはよく知られた事実
であり、総数Ｐ個のドライバを２つの同じ装置
間で平等に分担して節約することは非常に有利
である。さらに、この特定の実施例に従つて、
比較回路２６及び３９を具体化するのに必要な
組合せ論理回路も節約できる。しかしながらこ
の節約は装置２１及び２２の動作可能セクシヨ
ンを選択する能力をなくすという犠性のもとに
行われるものであり、望ましいことではない。 しかしながら、同じ結果は上述のようにシス
テムの能力を犠性にすることなく、余分のマル
チプレクサを加えるという最小のコストで達成
できる。事実、２方向マルチプレクサは非常に
小さな回路である。新らしい実施例を第３図に
示す。 E2 代替実施例 第３図に示された複式回路配列体５０は基本的
には再び同じであると仮定される装置５１及び５
２より成る。装置５１は、たとえばＰビツト・ワ
ード（たとえば４バイト）に操作を加える処理装
置５３、１つの送信／受信回路５４、１つの受信
回路５５、１つの比較回路５６及び最後にマルチ
プレクサ５７を含む。処理装置５３は前の実施例
と同じように、各Ｐ／２ビツトの２つのセクシヨ
ンより成る。MSBセクシヨンはMSB（最上位ビ
ツト群）を処理し、LSBセクシヨンはLSB（最下
位ビツト群）を処理する。送信／受信回路５４は
バス５８及びバス５９もしくは６０を介して
MSBもしくはLSBの処理装置５２への、もしく
はこれからの双方向転送を保証する。他方送信／
受信回路５４は主プロセツサ６１のバス６３に並
列に接続されたバス６２を介して主プロセツサ６
１との双方向転送を保証する。以下明らかにされ
るように、バス６３はMSBもしくはLSBのいず
れかを転送する。送信／受信回路５４によつて
MSBもしくはLSBのどちらかを送るかの選択は
制御線Ｍ１によつて主プロセツサ６１に制御の下
にあるマルチプレクサ５７によつてなされる。送
信／受信回路５４は制御線SR１３を介して主プ
ロセツサ６１の制御の下に、送信モードモしくは
受信モードのどれかで動作する。受信モードで動
作するのは、ドライバが高インピーダンス状態に
セツトされた時である。 受信回路５５はデータ・バス６４及び６５から
データ（MSBもしくはLSB）を受取り、これ等
を先づバス６６Ａ、次にマルチプレクサ５７の動
作に依存してバス５９もしくはバス６０を介して
処理装置５３に転送する。 比較回路５６は処理装置５３によつて内部バス
６６Ｂ上に発生されたデータ（MSBもしくは
LSB）を、装置５２の処理装置６８によつて発
生され、バス６６Ａ上に得られた対応するデータ
とを比較する。バス６２及び６５が装置５１のデ
ータ・バス６７を構成する。 装置５２は構造的に装置５１と同じである。装
置５２は処理装置６８、１つの送信／受信回路６
９、１つの送信回路７０、１つの比較回路７１及
び最後にマルチプレクサ７２を含む。送信／受信
回路６９はバス７３及びバス７４もしくは７５を
介してMSBもしくはLSBの処理装置６８へのも
しくはこれからの双方向転送を保証する。他方送
信／受信回路６９は主プロセツサ６１のバス６４
と並列に接続したバス７６を介して主プロセツサ
６１との双方向転送を保証する。送信／受信回路
６９によつて送られるべきMSBもしくはLSB間
の選択は制御線Ｍ２を介して主マイクロプロセツ
サ６１の制御の下にマルチプレクサ７２によつて
なされる。送信／受信回路６９は制御線SR２３
により主プロセツサ６１の制御の下に送信モード
もしくは受信モードのいずれかで動作する。受信
回路７０はデータ（MSBもしくはLSB）をデー
タ・バス６３及び７７から受取り、これ等を処理
装置６８に先づバス７８Ａを介し、次にマルチプ
レクサ７２の動作に依存して、バス７４もしくは
７５を介して処理装置６８に転送する。 比較回路７１は処理装置６８によつて内部バス
７８Ｂ上に発生されたデータ（MSBもしくは
LSB）を、装置５１の処理装置５３によつて発
生され、バス７８Ａ上に利用可能になる対応する
データと比較する。バス７６及び７７は装置５２
のバス７９を構成する。比較回路５６及び７１の
出力はノード８０においてANDドツトされ、主
プロセツサ６１のための線８１上にCHKOUTビ
ツトを与える。 装置５１及び５２の夫々の半分はもはや対称的
ではない。 主プロセツサ６１中にも、マルチプレクサ８２
が存在する。データ・バス６３及び６４は主プロ
セツサのデータ・バス８３を構成する。 第３図から、制御されるドライバ／受信器ユニ
ツトの数及び比較回路の数は第１図に示した配列
体と比較してマルチプレクサ回路及び簡単な標準
の受信器を追加するという最小のコストで半分に
なつていることが明らかであろう。マルチプレク
サ５７及び７２は処理装置５３及び６８のMSB
及びLSB出力を適切な送信／受信回路に向けて、
第３図の回路配列体が顕著な柔軟性のある能力を
持つようにするものである。同じ型のマルチプレ
クサ８２が主プロセツサ６１中で使用されて、バ
ス線６３及び６４を適切なプロセツサ線にスイツ
チする。 第３図の複式回路配列体の正常時の動作は次の
通りである。 主プロセツサ６１は夫々装置５１及び装置５２
の送信／受信回路５４及び６９をSR１３及びSR
２３を介して受信モードにセツトする。さらに、
主プロセツサ６１はＭ１及びＭ２を介して適切な
マルチプレクサ位置を選択して(1)装置５１の受
信／送信回路５４の受信器の出力を処理装置５３
のMSBセクシヨンに、装置５２の送信／受信回
路６９の出力を処理装置６８のLSBセクシヨン
に接続し、(2)受信回路５５及び７０の受信器の出
力を処理装置５３のLSBセクシヨンに及び処理
装置６８のMSBセクシヨンに接続する。従つて、
すべてのデータ・ビツトが主プロセツサ６１から
装置５１が及び装置５２に送られる。 (b) 装置５１及び５２の処理装置５３及び６８が
データを処理する。 (c) 主プロセツサは装置５１及び装置５２の送
信／受信回路５４及び６９を送信モードにセツ
トし、マルチプレクサの位置は段階(a)と同じ状
態に保持する。装置５１及び装置５２は処理さ
れたMSB及びLSBを夫々送信モードで動作し
ている送信／受信回路５４及び６９を介して主
プロセツサ６１に送る。他方、装置５１及び装
置５２は受信モードで動作している受信回路５
５及び７０から夫々LSB及びMSBを受取る。
LSBは比較回路５６で比較され、他方MSBは
比較回路７１で比較される。この段階中も受信
回路５５及び７０が比較動作を可能とするの
で、このモードは受信／比較モードと呼ばれ
る。 後者の段階が、システムの転送段階を構成す
る。 不一致の検出があると、主プロセツサ６１に送
られ、主プロセツサ６１は進行中のタスクを停止
し、診断ルーチンを開始し、２つの処理装置のど
の１つが故障したかを検出し、処理装置のどの部
分即ちセクシヨン（MSBもしくはLSB）が関与
しているかを検出する。次に修復動作を行つて診
断の結果に従つてタスクを再構成する。 処理装置の唯１つのセクシヨンに故障があるこ
とが見出されると、このセクシヨンはマルチプレ
クサ・マトリツクスを介して（もし前もつて接続
されている場合には）、送信／受信回路から遮断
され、他の半方で置換される。他の装置のマルチ
プレクサは適切に動作して残りのビツトを送信／
受信回路にスイツチする。処理は同じ速度で続け
られるが、修復される迄は欠陥のある装置につい
てチエツクを行うことなく続けられる。 装置（たとえば５１）が両方のセクシヨンに欠
陥がある場合には、完全にデイスエーブルされ
る。即ち送信／受信回路（たとえば５４）のドラ
イバを高インピーダンス状態にセツトし、故障し
た装置の比較回路（たとえば５６）を禁止するこ
とによつて送信／受信回路（たとえば５４）を高
インピーダンス・モードに置く。システムは所謂
性能低下動作で動作する。処理は修理される迄は
チエツクされることなく、減速した状態で他の装
置で続けられる。即ちMSB及びLSBは線Ｍ１も
しくはＭ２を介して主プロセツサの制御の下にマ
ルチプレクサ・マトリツクスによつて送信／受信
回路に交互にスイツチされる。送信回路はLSB
セクシヨン及びMSBセクシヨンがシフトされた
クロツク・パルスによつて送信／受信回路に順次
接続されることを示す所謂Ｓ順次Ｓ（SseqS）モ
ードで動作する。適切なマルチプレキシングは主
プロセツサにおいても行われる。それはバス８３
の半分だけがデータ転送に使用されるからであ
る。 第２表は故障が存在する処理装置（PE）のセ
クシヨンに依存し、転送段階中の送信／受信回路
の動作モードを通じて、主プロセツサ６１によつ
て装置５１及び５２に割当てられるタスクを示
す。

【表】

【表】 第３図及び第２表に関する説明から明らかなよ
うに、転送状態中の同時スイツチの最大数は２つ
の装置５１及び５２のどれについてもＰ／２であ
る。 さらに一般化すると、この方法はＮが２よりも
大きいたとえば３の、多数決投票回路配列体の代
表的な実施例ではさらに効率的になる。同時スイ
ツチングの数はより減少され、故障装置の検出は
より簡単に、より高速化される。 Ｆ 発明の効果 本発明に従い、相互に接続された冗長装置の
各々の同時スイツチングが減少し、速度の改善及
びパツケージングのコストの減少な得られる冗長
装置の改良回路配列体が与えられる。

【図面の簡単な説明】

第１図は本発明に従う複式回路配列体の図であ
る。第２図は従来技術の複式回路配列体の図であ
る。第３図は本発明の他の実施例に係る複式回路
配列体の図である。 ２０……複式回路配列体、２１，２２……装
置、２３，３５……処理装置、２４，２５，３
６，３７……送信／受信回路、２６，４６，３
８，３９……比較回路、３０……主プロセツサ。

Claims (1)

1. 【特許請求の範囲】 １ Ｐビツト長データ・ワードを処理する複数の
   処理装置、該各処理装置に関連した比較回路、並
   びに各処理装置の入力及び出力へ結合した受信及
   び送信回路を含む少なくとも第１及び第２の冗長
   装置と、Ｐビツト長の主データ・バスを有する主
   プロセツサとの間において、少なくとも第１及び
   第２の並列接続の装置データ・バスを介してＰビ
   ツト長データ・ワードの授受を行う複式回路配列
   体であつて、 各受信及び送信回路は、Ｐビツト長データ・ワ
   ードを分割して割当てられている上位ビツト・セ
   クシヨン及び下位ビツト・セクシヨンから成り、 主プロセツサの制御の下に、第１冗長装置の上
   記上位ビツト・セクシヨン及び第２冗長装置の上
   記下位ビツト・セクシヨンを送信モードにセツト
   してそれらの各セクシヨンから上位ビツト及び下
   位ビツトを同時に主データ・バス上に送出させて
   完全なＰビツト長データ・ワードを組立てると共
   に、第２冗長装置の上記上位ビツト・セクシヨン
   及び第１冗長装置の上記下位ビツト・セクシヨン
   を受信／比較モードにセツトして主データ・バス
   上の上位ビツト及び下位ビツトを各々受信させて
   第１冗長装置の上記比較回路で上記受信下位ビツ
   ト及びそれ自身の下位ビツトを、そして第２冗長
   装置の上記比較回路で上記受信上位ビツト及びそ
   れ自身の上位ビツトを、各々比較する事を特徴と
   する複式回路配列体。