JPH0453338B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、伝送に当り生じるおそれのある歪を
受けたデイジタルデータ信号から真のデータを推
定する方法及び回路に関する。

データの伝送を含むシステムにおいては、デー
タの誤りが起こる程度にデータが著しく歪を受け
ることの影響を防止することが重要である。特
に、ページングシステムにおいてアドレスデータ
が伝送中に歪を受けた場合、アドレス情報が破壊
されてしまうから、ページング呼出の真の被呼者
に対する呼出を行うことができなくなる。

米国特許第3479457号明細書には、位相又は周
波数変調信号を高速符号化信号によつ復調する復
調装置が開示されている。これにおいては欠陥、
例えば、復調すべき信号における劣化は信号を、
復調すべき信号の周波数より高いクロツク周波数
においてシフトレジスタに入力することによつて
修正される。そしてシフトレジスタからの信号の
対を排他的論理和回路において比較し、その結果
を３段の第２シフトレジスタに供給する。この第
２シフトレジスタの出力の異なる出力対を取出し
て、３個のANDゲート及びこれらANDゲートの
各々の出力端子に接続した３個の入力ORゲート
を含む多数決論理回路に供給するようにしてい
る。所要に応じこの回路は他の欠陥を矯正するた
め二重構成とされる。この既知の回路の欠点は、
サンプルの数が増大すると多数決論理回路に含ま
れるハードウエアが膨大になることである。例え
ば、この米国特許明細書には、３個のサンプルの
異なる組合わせを考察することによつて多数決論
理を得るため５段の第２シフトレジスタに５サン
プルを格納する場合には、10個のANDゲートが
必要になる旨記載されている。

また米国特許第3859655号明細書にはシフトレ
ジスタ及び多数決論理を用いて信号を再形成する
ことが開示されている。

これら既知の方法の欠点は、多数決論理を行わ
せるのに使用するサンプルの数が多くなるに従つ
て著しく多数の回路素子が必要になることであ
る。従つてページング受信機における如く占有ス
ペース及び電力消費が重要である用途において
は、歪を受けたデイジタルデータ信号から真のデ
ータを推定する場合一層少ない数のサンプルに基
づいて確かな決定を行うことができるようにする
ことが所望される。

そこで本発明による、歪を受けたデイジタルデ
ータ信号から真のデータを推定する方法は、デイ
ジタル信号をデータレートより大きいクロツク周
波数でサンプリングし、複数個ｎの順次のサンプ
ルを（ｎ＋１）個の入力端子を有する多数決論理
回路に供給し、多数決論理回路の先行多数決出力
を第（ｎ＋１）番目入力端子に帰還し、少なくと
も１個の新たなサンプルを前記複数個の順次のサ
ンプルに加えかつ少なくとも最も長く保持された
サンプルを前記複数個の順次のサンプルから消去
することによつて動作を反復し、多数決論理回路
の出力を用いてデイジタルデータ信号の真の値を
決定することを特徴とする。

また本発明による、歪を受けたデイジタルデー
タ信号から真のデータを推定する回路は、それぞ
れ出力端子を有する複数個ｎのレジスタ段を有す
るシフトレジスタと、シフトレジスタにデイジタ
ル信号を供給するためシフトレジスタに接続した
入力端子と、データレートより大きいクロツク周
波数のクロツク信号をシフトレジスタに供給する
クロツク手段と、（ｎ＋１）個の入力端子を有す
る多数決論理回路とを備え、前記（ｎ＋１）個の
入力端子のうちｎ個の入力端子をシフトレジスタ
のレジスタ段の出力端子にそれぞれ接続し、第
（ｎ＋１）番目入力端子を、使用に当り多数決論
理回路の先行多数決出力を供給する帰還結線に結
合するよう構成したことを特徴とする。

本発明の方法及び回路によれば、雑音を含む即
ち歪を受けたデイジタル信号から真の信号を推定
することを可能ならしめるだけでなく、入力信号
の実効信号対雑音比をも改善することができる。

多数決論理回路の第（ｎ＋１）番目入力端子へ
帰還を施すことにより、誤つたサンプルを訂正す
るのに遥かに少ない数の真のサンプルを必要とす
るに過ぎなくなる。使用サンプル数が（ｎ＋１）
の場合には、訂正できるサンプルの数は（ｎ／
２）である。

本発明の回路は回路構成技術には左右されず、
サンプリングレート又はクロツクレートは、デー
タレートの８倍程度にするのが好適であるが、随
意に選定することができる。

次に図面につき本発明の実施例を説明する。

第１図においてはデータ入力信号は入力端子１
０を介して６段シフトレジスタ１２に供給し、こ
のシフトレジスタにはクロツク信号発生器１４に
よりデータレートの８倍でクロツク信号を供給す
る。シフトレジスタ１２のレジスタ段Q₀〜Q₅の
出力は７入力多数決論理回路１６の６個の入力端
子に供給する。多数決論理回路１６の出力端子は
ラツチ回路１８に接続し、このラツチ回路にはシ
フトレジスタ１２に供給するものと逆相のクロツ
ク信号を供給する。ラツチ回路１８の出力は出力
端子２０に供給し、かつ多数決論理回路１６の第
７入力端子にも帰還する。

作動に当りシフトレジスタ１２及ラツチ回路１
８には第２図ａならびにｄに示した波形のクロツ
ク信号がそれぞれ供給され、これらシフトレジス
タ及びラツチ回路は両方共、クロツク信号の低レ
ベルから高レベルへの遷移によつて駆動される。
入力端子１０には第２図ｂに示した波形のデータ
信号が供給される。サンプリングされたとき入力
信号の値がシフトレジスタ１２に直列に格納され
る。シフトレジスタ１２の各レジスタ段Q₀〜Q₅
の出力は、ラツチ回路１８の出力と共に、多数決
論理回路１６に供給する。多数決論理回路１６は
奇数個の入力端子を有しているので、常に多数決
出力を送出する。従つて、３個の入力が“１”で
あり、他の３個の入力が“０”である場合、多数
決論理回路の出力はラツチ回路１８の出力に左右
される。この場合ラツチ回路の出力が“１”であ
れば、多数決出力は“１”になり、逆にラツチ回
路の出力が“０”であれば、多数決出力は“０”
になる。実際上、１クロツクサイクルにおいてラ
ツチ回路１８によつて発生した出力が次のクロツ
クサイクルにおける多数決に影響を及ぼす。ラツ
チ回路１８へのクロツク入力が次に高レベルへ移
行したとき、多数決論理回路１６の多数決（第２
図ｃの波形）が格納される。データにおける遷移
及び論理多数決の間には多数決論理回路伝播遅延
τがある。

訂正できる入力信号の誤りの数は多数決論理回
路１６への入力数（ｎ＋１）に開連し、一般に
〔（ｎ）／２〕として定義される。従つてｎ＝６の
場合には３つの誤りビツトを訂正することがで
き、例えば第３図ａでは３つの“０”をすべて
“１”に訂正することができ、逆に第３図ｂでは
３つの“１”をすべて“０”に訂正することがで
きる。

ラツチ回路１８の出力端子から多数決論理回路
の第７番目入力端子への帰還を行わない場合に
は、３つの誤りを訂正できるようにするためには
７段シフトレジスタが必要になる。このようにし
て、シフトレジスタの段数と、多数決論理回路の
入力端子数が奇数（ｎ＋１）に等しくなるように
する。第３図ｃ及び第３図ｄは、３つの順次の誤
り即ち第３図ｃにおける３つの“０”及び第３図
ｄにおける３つの“１”を訂正するためには、第
３図ａ及び第３図ｂでは３つの誤りビツトの前後
に３つの正しいビツトをそれぞれ有すれば足りる
のに対し、３つの誤りビツトの前後に４つの正し
いビツトを有する必要があることを示している。

第３図ｅは“１”から“０”への歪を受けた遷
移を有する信号を示し、この信号は“１”から
“０”への単一の遷移を含むだけなので本発明の
推定回路により第３図ｆに示すように推定するこ
とができる。

第４図はラツチ回路１８の出力端子及び多数決
論理回路１６の間に帰還接続を有する本発明の推
定回路の実施例を示す回路図である。本例では、
ラツチ回路１８はタイプCD4013集積回路の一部
を備え、かつシフトレジスタ１２はタイプ
CD4015集績回路２個の６段シフトレジスタ回路
１２Ａ，１２Ｂを備えており、これらのタイプの
集積回路は両方共レイデイオ・コーポレーシヨ
ン・オブ・アメリカにより製造されたものであ
る。多数決論理回路１６は多数のNANDゲート、
排他的論理和ゲート及びインバータで構成する。

説明の便宜上、多数決論理回路１６は４個の同
一モジユール３０，４０，５０及び６０並びに他
の部品を備えていると見做すことができる。これ
らのモジユールのうちモジユール３０につき次に
詳細に説明する。

シフトレジスタ回路１２Ａの出力端子Q₀及び
Q₁はNANDゲート２２及び排他的論理和ゲート
２４の一方の入力端子に接続する。NANDゲー
ト２２の出力はインバータ２６で反転した後モジ
ユール３０に対する２つの入力の一方（入力端子
３１）として供給し、この２つの入力の他方（入
力端子３２）として排他的論理和ゲート２４の出
力を供給する。

入力端子３１における入力は排他的論理和ゲー
ト３３及びNANDゲート３４に供給し、かつ入
力端子３２における入力は排他的論理和ゲート３
３及び３５に供給する。排他的論理和ゲート３３
の出力はNANDゲート３６に入力として供給す
る。シフトレジスタ回路１２Ａの出力端子Q₂は
排他的論理和ゲート３５及びNANDゲート３６
の入力端子に接続し、かつインバータ３７を介し
てNANDゲート３４の入力端子に接続する。
NANDゲート３８の出力端子及び排他的論理和
ゲート３５の出力端子はモジユール４０の入力端
子４１及び４２をそれぞれ備えている。モジユー
ル４０に対する第３の入力端子はシフトレジスタ
回路１２Ａの出力端子Q₃を備えている。これら
３つの入力端子における入力はNANDゲート７
０の入力端子に供給し、その出力は４入力
NANDゲート７８の一入力端子に供給する。

モジユール４０の出力端子における出力はモジ
ユール５０の入力端子５１及び５２に供給する。
更に、シフトレジスタ回路１２Ｂの出力端子
Q₀′における出力はモジユール５０に対し第３の
入力として供給する。モジユール５０のこれらの
３つの入力はNANDゲート７２にも供給し、そ
の出力は４入力NANDゲート７８の他の一入力
端子に供給する。

同様の態様においてモジユール５０の出力端子
はモジユール６０の入力端子６１及び６２を備え
ており、このモジユール６０の第３の入力端子に
はシフトレジスタ回路１２Ｂの出力端子Q₁′を接
続する。これら３個の入力端子はNANDゲート
７４の入力端子に接続し、その出力端子は４入力
NANDゲート７８の更に他の一入力端子に接続
する。

モジユール６０の２つの出力と、ラツチ回路１
８の帰還結線を介する出力とがNANDゲート７
６に供給され、その出力端子は４入力NANDゲ
ート７８の残る一つの入力端子に接続されてい
る。NANDゲート７８の出力端子はラツチ回路
１８のデータ端子Ｄに接続する。

多数決論理回路１６の動作例として、シフトレ
ジスタ１２の出力Q₀，Q₁及びQ₂が“１”であり、
かつ出力Q₃，Q₀′及びQ₁′が“０”である場合に
は、クロツク信号を供給されたとき出力即ちラツ
チ回路が“１”になるか“０”になるかは帰還信
号の２進値によつて決まる。

帰還入力を備えていない場合には、シフトレジ
スタ１２から別の出力を供給される付加モジユー
ルを多数決論理回路１６に設けることが必要にな
る。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロツク図、第
２図は第１図の作動説明図、第３図は真のデータ
の種々の推定動作例の説明図、第４図は本発明の
実施例を示す回路図である。 １０…入力端子、１２…シフトレジスタ、１２
Ａ，１２Ｂ…シフトレジスタ回路、１４…クロツ
ク信号発生器、１６…多数決論理回路、１８…ラ
ツチ回路、２０…出力端子、３０，４０，５０，
６０…モジユール。

Claims (1)

1. 【特許請求の範囲】 １ 歪を受けたデイジタルデータから真のデータ
   を推定する真のデータ推定方法であつて、デイジ
   タル信号をデータレートより大きいクロツク周波
   数でサンプリングし、複数個ｎの順次のサンプル
   を（ｎ＋１）個の入力端子を有する多数決論理回
   路に供給し、多数決論理回路の先行多数決出力を
   第（ｎ＋１）番目入力端子に帰還し、少なくとも
   １個の新たなサンプルを前記複数個の順次のサン
   プルに加えかつ少なくとも最も長く保持されたサ
   ンプルを前記複数個の順次のサンプルから消去す
   ることによつて動作を反復し、多数決論理回路の
   出力を用いてデイジタルデータ信号の真の値を決
   定することを特徴とする真のデータ推定方法。 ２ サンプリングがデータレートの少なくとも８
   倍で行われる特許請求の範囲第１項記載の真のデ
   ータ推定方法。 ３ 多数決論理回路の先行多数決出力をラツチ回
   路に格納し、ラツチ回路の出力を多数決論理回路
   の第（ｎ＋１）番目入力端子に供給する特許請求
   の範囲１又は２項記載の真のデータ推定方法。 ４ 歪を受けたデイジタルデータ信号からの真の
   データを推定する真のデータ推定回路であつて、
   それぞれ出力端子を有する複数個ｎのレジスタ段
   を有するシフトレジスタと、シフトレジスタにデ
   イジタルデータ信号を供給するためシフトレジス
   タに接続した入力端子と、データレートより大き
   いクロツク周波数のクロツク信号をシフトレジス
   タに供給するクロツク手段と、（ｎ＋１）個の入
   力端子を有する多数決論理回路とを備え、前記
   （ｎ＋１）個の入力端子のうちｎ個の入力端子を
   シフトレジスタのレジスタ段の出力端子にれぞれ
   接続し、第（ｎ＋１）番目入力端子を、使用に当
   り多数決論理回路の先行多数決出力を供給する帰
   還結線に結合するよう構成したことを特徴とする
   真のデータ推定回路。 ５ 多数決論理回路の出力端子にラツチ回路を接
   続し、ラツチ回路をクロツク手段のクロツク信号
   によつて駆動する特許請求の範囲第４項記載の真
   のデータ推定回路。 ６ ラツチ回路の出力端子に帰還結線を接続する
   特許請求の範囲第５項記載の真のデータ推定回
   路。